2026年FPGA校招，海思面试官问Verilog实现AXI4-Stream实时图像去雾，导向滤波的窗口大小怎么选？求推导和资源对比

面试官问窗口大小，本质是考你对算法硬件化的理解。9×9在FPGA上确实不现实——行缓冲要存8行数据，1080p分辨率下光BRAM就得吃掉几十个，而且乘法器阵列面积也大。3×3和5×5的区别主要是透射率平滑度：3×3保留细节多但容易噪声残留，5×5去雾均匀但边缘可能过平滑。如果你时序允许，建议用3×3配合后处理滤波（比如中值），这样BRAM占用少，DSP也能控制在几十个以内。推导的话，导向滤波的窗口半径r对应行缓冲深度 = (2r+1) × 图像宽度 × 数据位宽；乘法器数量 = (滤波核内乘加次数) × 并行度。你可以现场算个例子给面试官看，比空谈9×9更靠谱。你面试时有没有被追问具体FPGA型号的资源上限？

面试官说9×9太大，其实是个引导，他想听你对资源-精度的权衡。推导关键公式：导向滤波的协方差窗口大小决定局部线性模型的稳定性。9×9窗口在Vivado里综合，1080p下光行缓冲就要9×1920×8bit约138Kb BRAM，加上中间结果的FIFO，轻松超过200Kb，而7系列FPGA一个BRAM36才36Kb，光这就得好几个。DSP方面，3×3核需要9次乘加（如果并行），但导向滤波还有均值滤波步骤，实际乘法器数量要×2或×3。个人建议你面试时说：如果透射率图分辨率已经下采样到1/16，等效窗口半径可以缩小，比如原图9×9对应下采样后大约3×3，这样资源立减。面试官想看的是你会不会变通，而不是死记窗口大小。你透射率图是直接原分辨率算的吗？

海思面试官问这题，大概率是考察你对算法到RTL的映射是否清晰，以及有没有实战中的资源嗅觉。先说结论：9×9在实时视频流中几乎不可能直接用，除非你把图像缩到VGA级别。推导过程分两步：第一，导向滤波本质是局部线性回归，窗口半径r决定了协方差矩阵的统计样本数，r越大平滑越强但边缘保持变差。第二，硬件代价：行缓冲深度 = (2r+1) × line_width × data_width，假设1080p@8bit，3×3窗口只需3×1920×8=46Kb，5×5要5×1920×8=77Kb，9×9则飙到9×1920×8=138Kb，这还不算中间均值滤波的额外缓存。乘法器数量：导向滤波核心是4次均值滤波+2次乘加，若并行度=1，3×3核每次乘加需要9个DSP，但通过时分复用可以降到3-4个；5×5需要25个DSP，复用后约8-10个；9×9复用后也要20+个。面试官问你3×3和5×5对透射率精度的影响，其实可以答：实验表明，3×3在纹理丰富区域PSNR比5×5低约0.5-1dB，但人眼对去雾后的边缘伪影更敏感，所以优先保证边缘质量时选5×5，资源紧张时选3×3配合softmax后处理。另外，暗通道先验的透射率图通常先下采样到1/16，再上采样回原图，所以窗口大小可以针对低分辨率图选。比如低分辨率图上9×9对应原图144×144，资源压力巨大，而3×3对应原图48×48，比较合理。面试时建议你主动画个表格：窗口3/5/7/9对应的行缓冲、DSP、BRAM数量（按1920×1080@8bit估算），并指出5×5是性价比平衡点。最后提醒：海思面试官很看重延时预算，你还要提一下AXI4-Stream的tvalid/tready握手如何影响流水线停顿，以及要不要做pipeline stall处理。你现在的工程里暗通道和导向滤波是串行还是并行流水线？

面试官说9×9扛不住，其实是在给你台阶下——你直接报3×3配合双边滤波后处理，行缓冲才3行，BRAM省一大半，透射率精度靠后处理拉回来，比硬上大核聪明多了。

9×9在1080p下行缓冲要9行，按8bit算就是919208=138Kb，一个BRAM36才36Kb，光行缓冲就得4个，加上均值滤波的中间缓存和DSP，轻松突破10个BRAM。面试官问3×3和5×5的精度差异，其实是在考你对导向滤波数学本质的理解：窗口半径r决定了局部线性模型的统计样本数，3×3只有9个像素，协方差矩阵容易受噪声干扰，透射率图会有椒盐状抖动；5×5有25个像素，统计更稳，但边缘保持能力下降。个人建议你面试时提一个折中：先用3×3做粗估计，再对透射率图做一次跨帧时域滤波（如果场景运动不大），这样既保住了BRAM和DSP（3×3只需3个乘加器，复用后甚至1个DSP就够了），又通过时域累积提升了精度。你透射率图是在原分辨率算还是下采样后算？这个前提没说明白，资源差异能差出好几倍。

推导核心就一句话：行缓冲深度 = (2r+1) 图像宽度 位宽。以1080p@8bit为例，3×3需要319208=46Kb，5×5需要519208=77Kb，9×9要919208=138Kb。乘法器数量看并行度：如果每时钟算一个像素，3×3核的导向滤波需要4次均值滤波（每次3个乘加）加上2次乘加，总共约14个DSP；5×5则约26个。面试官想听的其实是你会不会用图像缩放来降资源——比如先把输入图下采样到1/4分辨率，再用5×5做导向滤波，等效于原图的20×20窗口，边缘保持更好，但BRAM和DSP都降到了1/4左右。别死磕窗口大小，换个思路反而加分。

面试官说9×9太大，其实是在暗示你——他更想看你有没有工程上的资源折中意识，而不是死板套论文。暗通道先验里的导向滤波，窗口半径r决定了局部线性模型的统计样本数：3×3只有9个像素，协方差矩阵容易被噪声干扰，透射率图会有椒盐状抖动；5×5有25个像素，统计更稳定，但边缘保持力下降。硬件代价的推导核心是行缓冲深度 = (2r+1) × 图像宽度 × 位宽。以1080p@8bit为例，3×3需要3×1920×8=46Kb，5×5需要5×1920×8=77Kb，9×9直接飙到9×1920×8=138Kb。这还只是行缓冲，导向滤波核心要算4次均值滤波和2次乘加，如果用全并行，3×3核每次乘加要9个DSP，复用后可以降到3-4个；5×5要25个DSP，复用后也得十几个。个人建议你面试时提一个折中：先用3×3做粗估计，然后对透射率图做一次跨帧时域滤波（如果场景运动不大），这样BRAM和DSP都控制在3×3级别，透射率精度靠时域累积拉回来，比硬上5×5聪明多了。另外，你可以反问面试官：透射率图是在原分辨率算还是下采样后算？如果先下采样到1/4分辨率，5×5等效于原图的20×20窗口，边缘保持更好，但BRAM和DSP反而降到1/4左右。这个反问能体现你对算法到RTL映射的全局理解。你面试时有没有被追问具体FPGA型号的BRAM容量上限？不同型号的BRAM36数量不同，资源评估得绑定器件型号才有意义。

9×9在1080p下光行缓冲就138Kb，DSP全并行得二十多个，面试官说扛不住是给你台阶下。直接报3×3配合双边滤波后处理，BRAM省大半，透射率精度靠后处理拉回来，比硬上大核聪明。

推导窗口大小不能只算行缓冲，还得看导向滤波的乘法器复用率。面试官问9×9，其实是想听你算一笔账：假设你时钟跑150MHz，每时钟处理一个像素，3×3核的导向滤波需要4次均值滤波（每次3个乘加）加上2次乘加，全并行约14个DSP，但用时分复用结构可以降到4个DSP。5×5则从26个降到8个左右。关键在于，复用结构会引入流水线延迟，如果透射率图是逐帧处理，延迟几个时钟无所谓；但如果要实时输出去雾视频，延迟就得控制在1行以内，那复用就不行了。个人建议你面试时画个简单的时间图，说清并行和复用的延迟差异，面试官会觉得你有实战经验。另外，暗通道先验的透射率图通常精度要求不高，3×3配合中值滤波后处理就够用了，没必要上5×5。你当时面试有没有被问到具体的时钟频率约束？这个会直接影响复用方案的选择。

面试官说9×9扛不住，其实是在给你递话头——他想听你怎么在资源约束下做工程折中，而不是死磕论文里的最优窗口。推导的关键是行缓冲深度 = (2r+1) × 图像宽度 × 位宽，以1080p@8bit为例，3×3窗口需要3×1920×8=46Kb，5×5需要77Kb，9×9直接飙到138Kb，这还只是行缓冲，导向滤波里均值滤波的中间结果还要额外缓存。乘法器数量方面，全并行时3×3核的导向滤波需要4次均值滤波（每次3个乘加）加2次乘加，大约14个DSP，5×5约26个，9×9奔40多个去了，海思的芯片虽然DSP多，但也不可能全砸一个模块上。一个实战中常用的取巧办法：先用3×3做粗估计，透射率图分辨率降采样到1/4，再用5×5导向滤波，等效于原图20×20窗口的平滑效果，但BRAM和DSP消耗只相当于原分辨率下3×3的量级。面试官问精度差异，其实是在考你对导向滤波数学本质的理解——窗口半径r决定了局部线性模型的统计样本数，3×3只有9个像素，协方差矩阵容易受噪声干扰，透射率图会有椒盐状抖动；5×5有25个像素，统计更稳，但边缘保持力会下降。个人建议你面试时画个简单的资源对比表，再提一句可以用时域累积滤波做后处理，既保住了3×3的低资源，又通过帧间信息拉回精度。你当时面试有没有被问到图像分辨率是多少？这个条件不同，资源差距能差出好几倍。