2026年FPGA校招笔试题：手撕Verilog实现AXI4-Stream实时YOLOv8n卷积加速器，脉动阵列的PE数量怎么确定？

面试官问PE数量其实是在考你对吞吐量、时钟频率和面积三者的博弈理解。简单说，YOLOv8n的640x640x3输入，3x3x16卷积，输出特征图尺寸是(640-3+2P)/S+1，没给padding和stride默认S=1，P=1的话输出还是640x640x16。1080P60要求每秒处理60帧1080P图像，但这里输入是640×640，实际帧率压力可以换算成像素吞吐量：64064060约24576000像素/秒。每个像素要跑3x3x16=144次乘累加，所以总MAC/s约3.5G。如果你的时钟跑200MHz，一个PE每周期做一个乘累加，那最少要17.7个PE；但脉动阵列通常按行或列对齐，常见取16或32。面试官想听的推导公式就是：PE数 = ceil(每帧总MAC / (时钟频率 帧率))。别忘了他让你手撕Verilog，框架里要写清楚PE阵列的输入数据流和权重广播方式。你当前用的FPGA型号大概什么规模？

这道题的核心不是套一个死公式，而是你要在面试现场展示出对数据流和时序的掌控感。先算输出特征图尺寸：假设same padding，stride=1，那么640x640x3输入经过3x3x16卷积后，输出是640x640x16。每帧MAC数 = 64064016 33 = 640640169 = 58982400，约59M MAC。1080P60的含义是你要能实时处理60帧1080P，但这里输入是640×640，所以帧率要求是60fps，每秒MAC数 = 59M 60 = 3.54G MAC/s。如果时钟频率200MHz，每个时钟做一个乘累加，理论上需要3.54G/200M = 17.7个PE，向上取整18个。但脉动阵列通常做二维拓扑，比如3×6或4×5，这样更便于权重复用。面试官很可能接着问：为什么不用18个而用16个？你可以回答：实际设计中会考虑DSP资源利用率，Xilinx 7系列一个DSP48E1做25×18乘法，3×3卷积用18bit权重和8bit特征图，一个DSP可以拆成两个乘累加，所以有时8个DSP就能等效16个PE。代码框架上，建议先写一个PE模块，包含乘加器和累加寄存器，然后用generate for例化阵列，关键是把输入特征图按行扫描顺序喂给第一列PE，权重广播到整行。常见误区是只算理论值忽略布线延迟和BRAM读带宽，如果BRAM单周期只能读两个像素，那PE阵列就得等数据，实际有效PE数要打折。你目前打算用哪家的芯片做验证？

推导公式本身不难，但面试官更看重你对工程约束的理解。按楼上的算法算出理论PE数约18个，但实际中我会取16或32，因为脉动阵列通常2的幂次方便地址对齐。一个容易被忽略的点：YOLOv8n的卷积层不止这一层，第一层3x3x16之后还有更深层，如果按最坏情况（最大特征图）定PE数，其他层会浪费。更合理的做法是分析整个网络的MAC分布，选一个折中值。另外，1080P60帧率要求意味着你必须在16.67ms内处理完一帧，而640×640输入的处理时间要远小于这个值，因为还有后续层，所以实际留给第一层的时延预算可能只有2-3ms。代码框架上，给个思路：顶层模块例化一个脉动阵列控制器，状态机控制加载权重、流数据、收集结果，PE内部用流水线寄存器切分关键路径。面试时如果卡住了，可以直接说'我假设时钟200MHz，取16个PE，然后画一下数据流图'，比硬憋公式强。顺便问下，你面试的公司是侧重通信还是AI加速？方向不同考察重点会差很多。

推导公式其实楼上几位都讲得差不多了，我换个角度说个面试时容易翻车的地方：你算完PE数之后，面试官大概率会追问'那你打算怎么把权重和输入数据喂给这18个PE？'这才是真正的坑。很多同学只盯着MAC算，忘了AXI4-Stream是串行数据流，你从DDR搬数据到片上BRAM或URAM的带宽够不够？640x640x3一帧大约是1.2MB，1080P60意味着每16.67ms就得搬一帧，加上权重还得反复加载。如果你的时钟频率是200MHz，AXI总线位宽128bit，理论带宽是3.2GB/s，但实际有效带宽可能只有60%-70%。这时候你要算一个更实际的PE利用率：因为数据搬不过来，PE可能有一半时间在空等。所以最终PE数不一定是18，可能得压到8或者12，靠更高的时钟或者流水线来补。建议你面试时主动提一句'我会先做带宽瓶颈分析，再定PE数'，比闷头套公式强很多。另外代码框架上，脉动阵列的顶层结构建议用generate语句例化PE矩阵，每个PE内部用三层if-else处理三种模式：加载权重、计算、输出。这样写出来可读性也强。

我建议你把推导过程拆成三步说给面试官听，显得逻辑清晰。第一步：算单帧计算量。640x640x3输入，3x3x16卷积，输出640x640x16，每帧MAC数=640640169=58,982,400，约59M。第二步：算帧时间。1080P60要求每帧16.67ms，但注意这是整个系统的帧时间，你的加速器只处理卷积层，还要留给前后处理、其他层时间，所以实际可用时间可能只有5-8ms。第三步：结合时钟频率。假设200MHz，每个时钟做一个MAC，那么需要的PE数=59M/(200M0.008)=36.875，取37个。但这是最理想情况，实际因为脉动阵列有流水线气泡和加载权重开销，利用率可能只有70%-80%，所以PE数要再往上加10%-20%，或者你反过来固定PE数去反推需要的时钟频率。面试官听到你主动考虑利用率，基本就满意了。追问一句：你面试时他们给的具体时钟频率是多少？还是让你自己假设？

推导公式其实楼上几位都讲得差不多了，我换个角度说个面试时容易翻车的地方：你算完PE数之后，面试官大概率会追问'那你打算怎么把权重和输入数据喂给这18个PE？'这才是真正的坑。很多同学只盯着MAC算，忘了AXI4-Stream是串行数据流，你从DDR搬数据到片上BRAM或URAM的带宽够不够？640x640x3一帧大约是1.2MB，1080P60意味着每16.67ms就得搬一帧，加上权重还得反复加载。如果你的时钟频率是200MHz，AXI总线位宽128bit，理论带宽是3.2GB/s，但实际有效带宽可能只有60%-70%。这时候你要算一个更实际的PE利用率：因为数据搬不过来，PE可能有一半时间在空等。所以最终PE数不一定是18，可能得压到8或者12，靠更高的时钟或者流水线来补。建议你面试时主动抛出这个带宽瓶颈问题，反而能体现你对系统级设计的理解。你目前对AXI4-Stream的握手机制熟悉吗？

我建议你把推导过程拆成三步说给面试官听，显得逻辑清晰。第一步：算单帧计算量。640x640x3输入，3x3x16卷积，输出640x640x16，每帧MAC数=640640169=58,982,400，约59M。第二步：算帧时间。1080P60要求每帧16.67ms，但注意这是整个系统的帧时间，你的加速器只处理卷积层，还要留给前后处理、其他层时间，所以实际可用时间可能只有5-8ms。第三步：结合时钟频率。假设200MHz，每个时钟做一个MAC，那么需要的PE数=59M/(200M0.008)=36.875，取37个。但这是最理想情况，实际因为脉动阵列有流水线气泡和加载权重开销，利用率可能只有70%-80%，所以PE数要再往上加10%-20%，或者你反过来固定PE数去反推需要的时钟频率。面试官听到你主动考虑利用率，印象会好很多。

说实话，这道题在面试里最常翻车的不是算不出PE数，而是算完以后不知道这数字到底能不能用。你按59M MAC一帧、60帧、200MHz去除，得到18个PE左右，但这里有个隐含前提——你的脉动阵列能在一个时钟周期内从DDR拿到足够的数据喂饱这18个PE。YOLOv8n第一层输入640x640x3，一帧数据量大概1.2MB，16.67ms内要搬完，平均带宽需求约72MB/s，看起来不高。但问题在于卷积是滑窗访存，输入特征图在DDR里是行优先存储，你每次要同时取3行数据才能让PE跑起来，如果BRAM或URAM只缓存了部分行，访存模式会变成随机跳跃，实际带宽利用率可能掉到30%以下。我个人的建议是，面试时先按理论算出PE数，然后立刻补一句：实际设计中我会先确定DDR到片上的数据搬运带宽，再反推可支撑的PE数。比如用Xilinx的MIG跑2666MT/s、64bit位宽，理论带宽21.3GB/s，但AXI总线实际有效带宽打六折约12.8GB/s，再算上滑窗访存的局部性损失，大概剩下4-5GB/s。这时候你按每个PE每周期读8字节权重和8字节输入算，200MHz下18个PE每秒要读200M1816B=57.6GB/s，完全不可能。所以最终PE数要压到8个左右，靠时分复用或者提高时钟到300MHz来补。面试官听到你主动把带宽瓶颈讲清楚，比只会套公式的印象分高很多。顺便问一句，你用的FPGA芯片型号定了吗？不同型号的DDR控制器和BRAM容量差很多，会影响最终方案取舍。

推导公式其实很简单：单帧MAC数 = 640640169 ≈ 59M，60帧每秒总MAC = 3.54G，如果时钟200MHz、每个PE每周期做一个MAC，PE数 = 3.54G / 200M ≈ 18。但这是理想情况，实际脉动阵列要算上加载权重的时间——3x3x16的权重一共144个参数，如果片内BRAM不够大，每次从DDR加载权重需要几十个周期，这期间PE是空转的。所以建议在理论值基础上加20%-30%的冗余，或者直接取2的幂次如16或32，方便地址对齐。代码框架上，顶层用状态机控制权重加载和计算两阶段，PE内部用流水线寄存器切分路径。面试时如果能主动提到权重加载开销，基本就过关了。

我个人觉得你这时候其实不用急着去抠那个59M MAC的公式，面试官问这个问题，他真正想听的不是你算对了几个PE，而是你有没有想过——这个PE数能不能在FPGA上真的跑起来。你算18个，好，那你怎么布这18个PE？是搞成3×6还是2×9的阵列？每个PE里DSP48用几个？LUT和BRAM够不够？YOLOv8n第一层之后还有几十层卷积，每一层的特征图尺寸和通道数都不一样，你如果只按最吃计算量的第一层去定PE数，那后续层可能有一半PE在空转。我建议你反过来想：先看看你用的芯片上有多少DSP切片，比如Xilinx K7有280个DSP48E1，你匀一半给这个加速器，那就是140个DSP，按每个PE一个MAC算，理论PE数可以到140，但实际受限于BRAM读写端口和路由拥堵，你最多布到32或48个就差不多了。面试官如果问为什么取32，就说为了地址对齐和脉动阵列的拓扑对称，同时留了余量给后面的层。另外，你提到时钟频率200MHz，这个在7系列上跑一个3×3的脉动阵列加流水线寄存器，时序应该能过，但如果你用Artix-7，200MHz可能有点紧，建议降到150MHz，然后PE数按150MHz再算一遍。说到底，面试官要的是你展示工程权衡，不是背公式。你手头有没有具体的芯片型号？如果有，我建议你直接拿那款芯片的DSP数量和BRAM容量去反推，会比纯理论推导可靠很多。