2026年FPGA校招，海思面试官让手撕Verilog实现AXI4-Stream实时视频拼接，多路摄像头帧同步和行缓冲深度怎么设计才能不漏帧？求具体推导和代码

面试官盯着帧同步问，大概率不是考你PLL还是FIFO二选一，而是考你对跨时钟域和帧起始标记的理解。两路1080p拼4K，行缓冲深度的核心约束不是分辨率，是行有效像素数和数据到达的抖动。简单做法：每路用一个异步FIFO做行缓存，深度取两倍最大行像素（即21920）就够，因为帧同步后每行数据是连续写入的，FIFO只负责吸收跨时钟域延迟和行起始的相位差。帧同步别用PLL，PLL只能调频率对不了相位，用同步FIFO加帧起始检测，等两路都抓到VSYNC上升沿后再同时启动读取。漏帧通常是因为没处理帧起始的竞争——一路先到、另一路晚到，你先读的那路FIFO就空了。追问一下：你当时用的摄像头是MIPI还是并行接口？这个影响行缓冲的写入时钟频率。

面试官说漏帧，我猜你行缓冲深度算错了方向。很多人一上来就套公式：1920行数，但1080p拼4K，行缓冲不是存整帧，是存一行。两路数据在行级交错，每路写一行，读一行，深度只要保证写入期间读不走空就行。最坏情况是两路行起始完全错开，一路刚写完，另一路才开始写，读时钟频率等于两倍写时钟频率时，深度取1920就够了。但实际工程中要考虑背压——AXI4-Stream的ready信号可能被下游拉低，深度要扩到21920甚至更大。帧同步最简单是等两路vsync对齐后再使能读写，别用PLL，PLL锁相环启动慢，不适合实时切换。另外注意：拼接时行缓冲的读写地址要独立控制，不能共用一个计数器，否则一路FIFO空时读指针会乱跳。你当时手撕代码时，有没有把两路的行缓冲做成同一个双口RAM分地址空间？那样容易出竞争。

先别急着抠代码细节，面试官真正想听的是你推导行缓冲深度的物理含义。两路1080p 60fps拼4K 60fps，每路像素时钟约148.5MHz，4K输出时钟约297MHz。行缓冲深度取决于两个因素：一是两路行起始的随机相位差，二是AXI4-Stream的ready反压。假设最坏情况，一路行起始比另一路晚了整整一行的时间（约13.9us），那么写时钟域下，晚到的那路在开始写入前，早到的那路已经写入了1920个像素。读时钟域下，读时钟频率是写时钟的两倍，所以读一行只需要写半行的时间。深度计算：要保证读操作不会在写操作追上来之前读空FIFO。设深度为D，写一行时间T_w = 1920/f_w，读一行时间T_r = 3840/f_r，f_r=2f_w，所以T_r = 3840/(2f_w) = 1920/f_w = T_w。也就是说，读写一行的时间相等。当两路行起始完全错开时，早到那路FIFO在写入完一行时，读操作已经读走了半行，剩余深度1920。但下游可能反压，假设反压最坏持续一整行时间，那么读操作完全停止，写操作继续，FIFO会堆积到21920。所以安全深度是31920左右，取整4096。帧同步用异步FIFO加帧起始检测器，每个FIFO写侧检测vsync上升沿后复位写指针，读侧等两路fifo的almost_full信号都有效后再启动读。PLL在这里没用，因为行同步靠数据流中的sof信号，不是靠时钟相位。你当时手撕，我建议先画时序图：两路vsync、行有效信号、fifo写使能、读使能，标出最坏情况下的相位差，然后推导深度。代码框架分三层：输入捕获层（检测帧起始、行起始）、FIFO缓存层（双口RAM加指针控制）、输出调度层（轮询两路fifo非空信号，按行交错输出）。仿真波形关键看fifo的wr_count和rd_count变化，确保在任何相位差下都不满也不空。追问：你面试时有没有被问到拼接后的行同步信号怎么生成？这个容易漏，需要根据当前读的是第几路来生成对应的行同步时序。

个人感觉你被问住的地方其实是个经典陷阱：面试官想看你有没有意识到行缓冲深度不是静态值，而是跟帧同步策略强耦合。先说帧同步，别用PLL——PLL只能倍频，解决不了两路行起始时刻的随机偏移，而且锁定时间太长，实时场景下等不起。正确做法是每路用一个异步FIFO做行缓存，在帧同步模块里检测两路vsync的上升沿，等两路都到齐后，再同时拉高读使能。这样深度计算就变成：在最坏偏移下，早到的那路FIFO在等待期间会写入多少数据。假设两路vsync最大相差一行时间（1080p一行约13.9us，写时钟148.5MHz），那么早到路在此期间写入了1920个像素。读时钟297MHz，读一行需要1920/297M ≈ 6.47us，而写一行需要12.94us。所以深度只要保证读操作不会在另一路开始写之前把FIFO读空就行：设深度D，读需求来自下游可能一直读，最坏情况是等待期间读走了D个像素，所以D必须大于早到路在等待期间写入的像素数，也就是1920。但工程上要加余量，因为你还要考虑AXI4-Stream的ready反压，以及两路内部像素时钟可能不完全同频。建议深度取21920=3840，或者直接按4096对齐地址位宽。你手撕代码时如果只写了个1920的简单FIFO，面试官肯定觉得太理想化。追问一下：面试官有没有提到具体用的哪款FPGA型号？不同器件BRAM的位宽和深度配置不一样，深度选4096可能要多占一个块。

关于深度推导，其实有个更直观的理解方式：两路1080p拼4K，本质是行交错，不是帧交错。所以行缓冲FIFO里存的是单行数据，不是整帧。最坏情况是两路vsync完全错开，一路vsync比另一路早了整一行，那么早到路在等晚到路的过程中会写满一行。读时钟是写时钟的两倍，所以读一行只需写一半时间。只要FIFO深度大于一行像素数，就不会漏。但你得算上帧起始时刻的额外开销——如果早到路的vsync比晚到路早了半行，那深度取1920就够；如果早了一整行，1920也够，因为读更快。面试官说漏帧，多半是没考虑FIFO的空标志和读使能配合，你代码里如果读使能一直拉高，空标志生效前读指针已经跳过去了。加上空标志再等一拍再读就行，别贪图流水线连续读。

面试官说会漏帧，多半是行缓冲深度只算了理论最小值1920，没考虑两路vsync相位差和AXI4-Stream反压同时出现的情况。实际工程做法是把深度翻倍到3840，再加个帧起始对齐状态机，等两路都来了再读，基本能防漏。

两路1080p拼4K，行缓冲深度推导其实可以换个角度想：最坏情况不是两路完全错开一行，而是早到路在等晚到路的期间，下游刚好拉低ready反压了半行时间。这时候FIFO里堆的数据会超过1920。纯理论推导容易忽略AXI4-Stream的ready信号抖动，面试官可能就是抓到你这点。我的建议是深度直接给4096，留余量。帧同步别用PLL，PLL锁相环在实时拼接里启动慢，而且两路时钟同频不同相时PLL没法对齐相位。用两个异步FIFO加握手信号做帧同步：每路检测到vsync上升沿后开始写行缓冲，同时产生一个帧到达标志，主控等所有路的标志都拉高后再统一拉高读使能。这样写时钟域下早到路最多写一行数据到FIFO，读时钟快一倍，够用。你当时撕代码时，读使能是怎么控制的？如果直接用写使能触发读，那确实容易漏。

其实面试官考这个点，核心是想看你有没有意识到行缓冲深度和帧同步策略是绑定设计的。独立算深度没意义，得先定帧同步方案。简单做法是每路用一个深度2048的异步FIFO，帧同步用状态机等两路vsync都到齐再使能读，这样深度只取决于两路vsync的最大偏移，按一行像素算足够。如果你当时掰扯PLL，可能跑偏了，面试官想听到的是异步FIFO加握手，不是PLL。

面试官盯着漏帧问，其实不是真的让你算死一个深度数值，而是看你有没有意识到行缓冲深度和帧同步策略是绑定的，并且你推导过程中有没有把AXI4-Stream的ready反压放进去。两路1080p拼4K，每路写时钟148.5MHz，读时钟297MHz，写一行时间约13.9微秒，读一行时间约6.95微秒，读比写快一倍，这是基础。但最坏情况不是两路vsync完全错开一行，而是早到路在等晚到路的同时，下游刚好拉低ready反压了半行时间，这时候FIFO里堆的数据会超过1920。所以深度不能只算理论最小值，工程上直接给4096，留够余量。帧同步方面，PLL确实不合适，PLL只能倍频，解决不了两路行起始的随机相位差，而且锁定时间在实时场景下等不起。正确做法是每路用一个异步FIFO做行缓存，在帧同步模块里检测两路vsync的上升沿，等两路都到齐后再同时拉高读使能。这样早到路在等待期间最多写一行数据到FIFO，读时钟快一倍，深度够用。你当时撕代码时，如果读使能一直拉高而没等空标志同步一拍，读指针在FIFO空时跳过去了，那确实会漏帧。另外注意行缓冲的读写地址要独立控制，不能共用一个计数器，否则一路FIFO空时读指针会乱跳。追问一下：你用的摄像头是MIPI还是并行接口？这个影响写入时钟频率和行缓冲的位宽计算。

深度推导其实可以换个角度：两路1080p拼4K是行级交错，不是帧级交错，所以行缓冲存的是单行数据不是整帧。最坏情况两路vsync完全错开，早到路在等晚到路期间会写满一行，读时钟是写时钟两倍，读一行只需写半行时间，所以深度取1920理论上够，但实际工程必须考虑AXI4-Stream的ready反压。我建议直接给3840或4096，帧同步用两路异步FIFO加握手信号，别碰PLL。面试官说漏帧，大概率是你读使能没等FIFO空标志同步一拍就直接读了。