2026年FPGA校招，海思面试官问手撕Verilog实现AXI4-Stream实时视频缩放双线性插值，坐标计算和系数生成怎么流水线化才能不丢帧？

我个人觉得面试官问这个题，核心不是要你当场写一个完整能综合的流水线，而是看你有没有「流水线思维」。坐标计算和系数生成，关键在于把乘加拆成多级寄存器，不用组合逻辑一把算完。1080p 60fps 的像素时钟大概 148.5MHz，三级流水线足够了：第一拍算源坐标整数部分，第二拍算小数权重，第三拍从行缓冲取数据做乘法。边界用镜像模式，因为复制会让边缘出现块状感。你准备时多练习把计算图拆成寄存器级，面试现场画个时序图就稳了。

先明确你的瓶颈在哪。AXI4-Stream 是连续流，像素一个接一个进来，你必须在拍之间把缩放坐标算完，否则下一拍到来时你就丢帧了。双线性插值的核心是四个源像素加权平均，坐标计算和系数生成不能串行做，必须错开拍数。常见做法是：第一级，根据当前输出像素序号和缩放因子，算出它在源图上的浮点坐标，取整得到 (x0,y0) 和 (x1,y1)。这里注意缩放因子通常用定点数表示，比如 1.5 就用 16 位小数，这样乘法都是整数运算。第二级，从 (x0,y0) 查系数表，注意系数不是实时算的，而是预先存好 ROM，根据小数部分地址查找。行缓冲深度 = 输入宽度 × 2，因为双线性要同时访问两行，而且你要处理边界：用镜像模式会多一次取反操作，但比复制更自然，面试时可以说镜像能减少边缘伪影，不过实现上多一个选择器。第三级，拿四个像素和系数做两个乘加，这里权重是 (1-dx)(1-dy) 这类组合，可以拆成两个加法器加一个乘法器，寄存器打满。时序的话，输出像素比输入延迟三拍，但只要你的流水线能跑到 150MHz 以上，1080p 就稳了。面试官更关心你知不知道行缓冲深度为什么是两倍宽度，以及边界处理时会不会出现地址越界。建议你先用一个小分辨率比如 320×240 搭个 testbench 验证，再扩展。你目前手上的开发板器件型号是什么？如果是 7 系列，LUT 资源够，但 BRAM 可能要省着用行缓冲。

说个容易踩的坑：有人觉得行缓冲深度等于输入宽度就行，但双线性插值要同时读两行数据，而 AXI4-Stream 是一行一行进来的，所以必须缓存一行再加上当前行，深度至少 2×宽度。另外，边界用镜像模式时，地址计算要小心——比如坐标小于 0 就取反，大于等于宽度就取 2×宽度-1-坐标。这个逻辑写错会导致边界像素花屏。你的流水线里，坐标计算这一级可以复用同样的取反逻辑，不用单独加状态机。还有系数查找表，建议用 256 深度、8 位宽的 ROM，把 0 到 1 之间的小数权重量化成 256 级，这样综合出来就是 BRAM 而不是 LUT，省资源。如果你担心 60fps 不够，可以算一下：1080p 60fps 像素时钟 148.5MHz，三级流水线每级一个时钟周期，延迟三拍不影响吞吐，关键是组合逻辑不能太深。你目前是准备用纯 Verilog 还是 HLS？HLS 可能更省事，但面试官大概率想看手写代码能力，建议先练好 RTL。另外提一下，如果缩放比例很大（比如放大 4 倍），系数表可以分段，放大倍数大时用更粗的量化，但面试一般不深究这点。

面试官其实就想看你能不能把计算拆成三级寄存器，别一股脑塞在一个时钟里。坐标计算那级用定点数算整数部分，系数查找用256深度的ROM，行缓冲深度设成2倍宽度，镜像边界用取反逻辑处理。1080p 60fps的148.5MHz时钟，三级流水线延迟三拍，吞吐量一点不降，丢帧是因为组合逻辑太深，不是你流水线级数不够。你目前代码里坐标计算和系数生成是不是还在同一个always块里？

说个实际工程里的取舍：行缓冲深度设成2倍宽度没错，但你得考虑BRAM资源。如果输入是1920宽度，深度3840，用两个真双口BRAM拼起来比较省，别用分布式RAM。另外镜像边界那个取反逻辑，很多人写成if-else嵌套，综合出来优先级编码器，路径延迟大，建议用assign加取反位宽直接算，比如 mirror_x = (x >= WIDTH) ? (2WIDTH-1-x) : x，再套一层条件判断是否小于0。系数查找表用256深度、8位宽，因为人眼对亮度变化敏感，8位精度够用，再多浪费BRAM。面试时你可以主动画个三级流水线的时序图，第一拍算整数坐标，第二拍从行缓冲读两行数据，第三拍做乘加，这样面试官一看就懂你有硬件思维。你目前是卡在坐标计算那级还是系数查找那级？

校招面试碰到这种手撕题，别慌着写代码，先画个两级流水线的数据流图给面试官看，让他知道你有顶层规划能力。双线性插值最怕的是坐标计算和像素读取之间的数据依赖——你算完坐标再去读行缓冲，中间隔一个时钟，下一拍像素就丢了。所以很多人用三级流水线：第一级算源坐标整数和小数部分，小数部分直接截取高8位当ROM地址；第二级从行缓冲读两行数据，注意读地址要提前一拍算好，用寄存器打一拍再给BRAM，这样BRAM读延迟就藏进流水线里了；第三级做四个乘法加求和，这里可以用DSP48E1，三个乘法器并行，最后加法树求和，一个时钟周期搞定。边界用镜像模式确实比复制好，因为复制会让边缘出现阶梯状伪影，但镜像模式在边界处要多一个减法器算对称坐标，这个减法器可以复用坐标计算那级的减法资源。还有一个细节：行缓冲写地址要滞后读地址一行，因为当前行写进去的同时，上一行还在被读，所以写使能要用行同步信号打一拍。你目前代码里行缓冲的写地址和读地址是同一个计数器吗？如果是的话，边界处会读到未写入的脏数据。另外，如果面试官追问缩放因子怎么给，可以说用上位机配置寄存器，缩放因子用Q16.16定点数，这样精度够且乘法全是整数运算，综合出来面积比浮点小很多。你准备时把这三级的代码框架背熟，面试时手写个状态机加三段式always，基本就稳了。

其实面试官拿这道题考你，最想看的不是你能不能默写出完整的双线性插值代码，而是你有没有意识到：在FPGA里做实时视频缩放，真正的瓶颈不在计算量，而在数据流的节奏匹配。你担心1080p 60fps丢帧，说明你注意到了时钟频率和吞吐量，但更关键的一点是——双线性插值每输出一个像素需要读四个源像素，而AXI4-Stream的像素是一个一个进来的，如果你等算完当前像素再去读下一组数据，那必然断流。所以流水线的本质不是把计算拆成三级，而是让坐标计算、系数查找、像素加权这三个阶段在时间上重叠，每拍都能处理一个新的输出像素。具体做法是：第一级寄存器里算出当前输出像素对应的源图坐标整数和小数部分，小数部分截取高8位作为系数ROM的地址，整数部分直接送给行缓冲的读地址生成逻辑。注意行缓冲的读地址要提前一拍准备好，因为BRAM读有固有延迟，所以你在坐标计算这级就要把地址打一拍输出，这样第二级从行缓冲读数据时，读延迟正好被藏进流水线里。系数ROM用256深度8位宽，因为人眼对亮度变化敏感，8位精度足够，而且BRAM资源比LUT省很多。第三级做加权求和时，四个乘法可以并行，用DSP48E1的话一个时钟周期就能出结果。边界镜像模式确实比复制好，因为复制会让边缘出现阶梯状伪影，但实现镜像时要注意：当坐标小于0时取反，大于等于宽度时用2宽度-1-坐标，这个取反逻辑可以复用坐标计算那级的减法器，不用额外加资源。另外行缓冲深度设成2倍宽度是必需的，因为你要同时读两行数据，而当前行还在写入，所以必须缓存上一整行。你可以在第一级坐标计算的同时，用一个计数器判断当前输出像素是否位于边界，把镜像后的地址算好，这样第二级读行缓冲时直接拿地址去读，不用再判断边界。如果你能在面试时画出三级流水线的时序图，标出每拍的数据依赖关系，面试官会觉得你有硬件思维。你现在写代码时，坐标计算和系数生成是不是还在用一个always块？如果是的话，先拆成三个always块，每个块只做一拍的事，这样组合逻辑路径就短了。你目前是卡在坐标计算的定点数精度选择上，还是行缓冲的读地址时序没理清？

海思面试官考这个，大概率不是要你背代码，而是看你怎么拆数据和地址的依赖。双线性插值每输出一个像素需要四个源点，但AXI4-Stream是逐像素流进来的，关键是把坐标计算、系数查表和像素加权这三件事在时间上错开一个时钟周期，而不是等算完一个再去搞下一个。我见过有人一上来就写个always块把坐标和小数权重一起算，组合逻辑太深，148.5MHz根本跑不满。

行缓冲深度2倍宽度这个没错，但你可以换一种视角来理解：不是存两整行，而是存当前行和上一行，写地址滞后读地址一行，这样BRAM的读写冲突自然就解了。边界用镜像模式确实比复制好，因为复制会让边缘像素像贴了块补丁，镜像至少看起来连续。具体实现时，镜像坐标可以用一个减法器和选择器搞定，比如mirror_x = (x >= WIDTH) ? (2WIDTH-1-x) : x，再套一层判断x<0的情况，这个逻辑可以放在坐标计算那级末尾，不额外增加流水线级数。

系数查找表用256深度、8位宽就够了，因为小数部分量化成256级后，人眼对8位权重误差不敏感，而且ROM直接映射到BRAM，不占LUT。面试时你可以主动画个三级流水线的时序图，第一拍算整数坐标和镜像修正，第二拍从行缓冲读两行数据同时查系数，第三拍做四个乘法加加法树，这样面试官一眼就能看出你有硬件思维。你目前是卡在坐标计算和系数查找的时序约束上，还是行缓冲读写地址对齐没想通？