2026年FPGA校招，手撕Verilog实现AXI4-Stream实时视频去雾，暗通道先验的导向滤波怎么用流水线优化BRAM？

行缓冲深度 = 图像宽度 × 窗口高度，比如1080p用5×5窗口就是1920×5，单BRAM不够就拆成多个小BRAM并联，或者改用分布式RAM做小窗口。面试官其实更想看你会不会权衡，别硬塞大窗口，3×3够用就别上5×5。

先说结论：你遇到的BRAM爆炸问题，大概率是窗口大小和行缓冲深度没解耦合。暗通道先验里的导向滤波，均值窗口其实可以拆成两个一维均值滤波串联，这样行缓冲深度就从 图像宽度×窗口高度 降为 图像宽度+窗口高度，BRAM占用直接减少一个数量级。具体做法是：先对每行做一维均值滤波，用移位寄存器存窗口高度个像素值，每来一个像素就做一次累加和减法，结果写回BRAM；然后再对BRAM中同一列的一维结果做纵向均值滤波，这时候BRAM只需要存一列中间结果，深度等于图像高度。边界处理建议用复制模式，避免补零导致的边缘暗通道值偏低，而且复制模式在流水线里很好实现——就是当像素坐标小于窗口半径时，直接用第一个有效像素的值代替。不过要注意，这种串联结构会引入两倍的行延迟，如果面试官要求零延迟，那就得用真正的二维行缓冲加乒乓操作，但那样BRAM占用确实大，你可以在面试时主动提这个权衡：要么多占BRAM换实时性，要么用串联结构省资源但多等几行。对了，你面试时有没有追问具体是多少分辨率？1080p和4K的资源估算差很多，优化策略也得跟着调。

个人感觉你BRAM爆掉的关键在于没做乒乓操作和边界复用。导向滤波均值窗口用行缓冲时，深度确实等于图像宽度×窗口高度，但窗口大小选3×3就能省不少资源，5×5除非你图像分辨率很低。边界像素补零是最简单的，但会引入无效计算，复制边界像素能提高一点点质量，代价是多几个寄存器存边值。流水线优化的核心是把均值计算拆成行累加和列累加两个阶段，行缓冲只存一行像素，然后每来一个新像素就更新行和，这样BRAM深度只需要图像宽度，窗口高度用寄存器链实现。你面试时画个这种两阶段流水线框图，面试官应该就满意了。另外，你用的FPGA具体是哪家系列？不同系列的BRAM块大小不一样，算法上也能微调。

面试官考这个其实是想看你能不能把图像算法里的二维运算拆成两个一维流水线。你BRAM爆掉，多半是直接把整个窗口的行缓冲全塞进BRAM了。正确做法是先对每一行做一维均值滤波，用移位寄存器加累加器，行缓冲只用存一行像素，深度等于图像宽度；然后对列方向再做一次一维均值，这时BRAM只存一列中间结果，深度等于图像高度。窗口大小选5×5的话，BRAM占用从 宽度×5 降到 宽度+高度，差别非常大。边界用复制模式，代码里加个条件判断坐标小于半径时取第一个有效值就行。你面试时画个这种两级流水线的时序图，基本就能过。另外，你面试的是哪家AI芯片公司？不同公司的面试官对资源估算的详细程度要求不一样。

你这个问题我当年校招也踩过坑，主要误解在于以为行缓冲深度必须等于 图像宽度 × 窗口高度 才能做二维均值。其实导向滤波的均值窗口可以分解成两个独立的一维均值滤波串联，这是算法的数学性质决定的，不是工程 hack。具体流水线结构：第一级，对输入像素流做水平方向一维均值滤波，用一个深度为窗口宽度的移位寄存器链实现滑窗累加，每来一个像素就做一次加最新减最旧，结果写进 BRAM，这级 BRAM 深度只需要等于图像宽度；第二级，从 BRAM 按列读出第一级的中间结果，再做垂直方向一维均值滤波，同样用移位寄存器链，BRAM 深度等于图像高度。这样总 BRAM 深度是 图像宽度 + 图像高度，对比原来的 图像宽度 × 窗口高度，以 1080p 和 5×5 窗口为例，从 1920×5=9600 降到 1920+1080=3000，节省约 2/3。边界处理我建议用复制模式，因为补零会导致边缘暗通道值偏低，去雾后边缘出现白边，你面试时提这个能体现出你对图像质量有感知。另外要注意，串联结构会引入两倍的行延迟，如果面试官要求零延迟，就得用真正的二维行缓冲加乒乓操作，但那样 BRAM 占用会回到 图像宽度 × 窗口高度，你需要当场和面试官讨论 trade-off。你目前用的是哪家 FPGA 的哪款芯片？不同家族 BRAM 块大小和数量不同，算法实现上还能进一步调整。

换个角度，如果你面试时觉得分解一维滤波的代码写起来容易错，可以先用 3×3 窗口保底。3×3 窗口的行缓冲深度只需要 图像宽度 × 3，很多 FPGA 的 BRAM 块能直接容纳，比如 Xilinx 的 18Kb BRAM 在 1080p 下可以存一行半，用两块就能实现 3×3 的行缓冲。面试官其实更看重你能不能快速给出一个可工作的方案，而不是最优方案。你可以在代码里加一个 parameter 控制窗口大小，默认设 3×3，然后告诉面试官如果资源允许可以改成 5×5。边界处理用补零最简单，Verilog 里写个 if (col < radius) 直接赋 0 就行。另外，暗通道先验里导向滤波的均值运算其实可以用积分图替代行缓冲，但积分图需要额外 BRAM 存中间累加和，资源消耗不一定小，而且面试官可能觉得你绕远了。建议你把重点放在行缓冲的流水线优化上，手撕代码时先写顶层模块接口定义，再写行缓冲模块，最后写均值计算模块，这样结构清晰。你平时练习时有没有试过用 Vitis HLS 做类似算法的快速原型验证？有些公司面试官会顺着这个问 HLS 和手写 RTL 的取舍。

面试官让你手撕AXI4-Stream的去雾，BRAM爆掉说明你大概率直接用了二维行缓冲，深度等于图像宽度乘窗口高度。换个思路，导向滤波的均值窗口在数学上可以分解成两个一维均值滤波串联，这是算法的性质，不是工程取巧。流水线结构分两级：第一级，对输入像素流做水平一维均值，用一个深度为窗口宽度的移位寄存器链做滑窗累加，每来一个像素就加最新减最旧，结果写进BRAM，这级BRAM深度只需要等于图像宽度；第二级，从BRAM按列读出第一级的中间结果，再做垂直一维均值，同样用移位寄存器链，BRAM深度等于图像高度。以1080p和5×5窗口为例，BRAM总深度从1920×5=9600降到1920+1080=3000，节省两倍多。边界处理用复制模式，当像素坐标小于窗口半径时，直接用第一个有效像素值代替，这样边缘不会像补零那样导致暗通道值偏低。不过注意这种串联结构会引入两倍的行延迟，如果面试官要求零延迟，那就得用乒乓操作加真正的二维行缓冲，但那样BRAM占用又会涨回去。你面试时画个两级流水线的时序图，重点标出BRAM深度变化，面试官基本就能认可。另外，你用的FPGA是哪家系列？不同系列的BRAM块大小不一样，算法上还能微调。

校招面AI芯片公司遇到这种题，面试官其实不是真要你写出完整Verilog，而是想看你怎么在资源约束下拆解算法。你BRAM爆掉，根源在于把行缓冲深度直接当成图像宽度乘窗口高度去算，然后发现一块BRAM塞不下就慌了。正确做法是先理解导向滤波均值运算的可分离性——二维均值窗口可以分解成水平一维和垂直一维两次滤波，这是数学上成立的，不是工程Hack。流水线结构这样搭：第一级，输入像素流进来，用一个深度为窗口宽度的移位寄存器链做水平滑窗累加，每次加最新像素、减最旧像素，结果写进一个深度等于图像宽度的BRAM；第二级，从那个BRAM按列读出数据，再用一个深度等于窗口高度的移位寄存器链做垂直滑窗累加，结果就是二维均值。这样BRAM总深度是图像宽度加图像高度，以1080p和5×5窗口为例，从原来的9600降到3000，资源节省很明显。边界处理推荐复制模式，因为补零会使边缘暗通道值偏低，去雾后边缘会发白；复制模式在Verilog里很好实现，加个if判断坐标小于窗口半径时取第一个有效像素值就行。另外注意，这种两级流水线会引入两倍的行延迟，如果你面试的公司要求零延迟处理（比如视频拼接场景），那就得用乒乓操作加真正的二维行缓冲，但那样BRAM占用会翻倍，需要权衡。面试官其实更看重你能不能快速给出一个可工作的方案，而不是最优方案。你可以在代码里加一个parameter控制窗口大小，默认设3×3，然后告诉面试官如果资源允许可以改成5×5。另外，暗通道先验里导向滤波的均值运算其实也可以用积分图替代行缓冲，但积分图需要额外BRAM存中间累加和，资源消耗不一定小，而且面试官可能觉得积分图不适合实时流式处理。你面试时画个这种两级流水线的框图，再写几行伪代码示意累加器更新逻辑，基本就能过。你目前学到什么阶段？代码框架有雏形了吗？

行缓冲深度别硬算图像宽度乘窗口高度，拆成两个一维滤波，BRAM深度直接降到图像宽度加图像高度。边界用复制模式，补零边缘会发白。你面试时画个两级流水线图，面试官应该就满意了。

老实说，面试官让你手撕导向滤波的行缓冲，本质上不是考你Verilog语法多熟练，而是看你在资源受限时能不能把算法层面的可分离性转化成硬件结构。你BRAM爆掉，根本原因是你把二维均值窗口当成一个整体去算，行缓冲深度直接等于图像宽度乘窗口高度，这在1080p分辨率下随便一个5×5窗口就能吃掉将近一万个存储单元，一块BRAM只有18Kb或36Kb，塞不下很正常。

正确思路是利用均值滤波的可分离性——数学上，二维均值窗口的响应等于先做水平一维均值再做垂直一维均值。硬件上你可以搭两级流水线：第一级，输入像素流进来，用一个深度等于窗口宽度的移位寄存器链做水平滑窗累加，每来一个像素就加最新值减最旧值，结果写进BRAM，这级BRAM深度只需要等于图像宽度；第二级，从BRAM按列读出第一级的结果，再用一个深度等于窗口高度的移位寄存器链做垂直滑窗累加，输出就是二维均值。这样BRAM总深度从图像宽度乘窗口高度降为图像宽度加图像高度，以1920×1080和5×5为例，就是从9600降到3000，节省两倍多。

边界处理建议用复制模式，当像素坐标小于窗口半径时，直接用第一个有效像素值代替。补零虽然代码简单，但边缘像素的均值会偏低，导致去雾后边缘出现暗圈，面试官一看就知道你没考虑图像质量。复制模式在流水线里也很好实现——你只需要在水平累加器里判断当前位置是否在边界内，如果不在，用边界像素值代替实际输入。

另外，你提到乒乓操作，其实在均值滤波的两级流水线里不需要额外做乒乓。因为第一级的BRAM是单端口写、双端口读，你可以在写当前行的同时，读上一行的结果给第二级用，只要控制好读写地址的偏移量就行。不过要注意，这种串联结构会引入两行像素的延迟，如果面试官要求零延迟输出，那你就得用真正的二维行缓冲加乒乓BRAM，但那样资源又回去了。一般来说，实时视频流允许几行延迟，面试官不会揪着这点不放。

你面试的是哪家公司的岗位？不同公司对资源估算的容忍度不一样，有些看重面积优化，有些更在意时序收敛，后续准备可以针对性地调整方案侧重点。