2026年FPGA校招，海思面试官问手撕Verilog实现AXI4-Stream实时视频去雾，暗通道先验的导向滤波怎么用流水线优化BRAM？

面试官让你优化BRAM，说明他知道导向滤波在4K60下的资源压力。窗口半径3时，行缓冲深度就是2r+1=7行，每行4K分辨率（3840像素），每个像素RGB三个通道各8bit，单是行缓冲就要7384024bit，大概630Kb，两个方向流水线再加一倍，的确吃紧。你当时如果画个滑窗累加器的结构图，告诉他用双缓冲+累加和替换全图缓存，每来一行只更新滑窗头和尾的差值，而不是每帧都重新算整行和，他应该会点头。流水线拆分上，你其实可以分三步：第一步做均值滤波，输出局部均值；第二步算协方差，用两个行缓存放输入和滤波后的结果；第三步线性系数生成用个除法器IP，但记得加valid握手。面试官更在意你有没有意识到行缓冲深度只取决于窗口半径，跟图像高度无关，很多人误以为要缓存整帧。另外，暗通道先验本身还有个最小值滤波，那个也要行缓冲，别漏了。如果时间紧，你可以先拿Xilinx的Vivado HLS写个C模型验证算法，再转手写，但面试手撕时建议直接画架构图讲清数据流，比写满代码更能展示你对BRAM瓶颈的理解。你现在是用Vivado还是Quartus？有些IP的配置会影响行缓冲实现方式。

行缓冲深度就是2r+1行，窗口半径3就是7行，别想复杂了。流水线三步走：均值、协方差、系数生成，每步用双缓冲，BRAM省在滑窗累加而不是全图缓存。面试官其实就想听你讲清这个推导，代码框架网上一搜就有。

海思这个场景我去年帮师弟准备过，核心矛盾是4K60帧要求每帧16.7ms处理完，而导向滤波的窗口半径直接决定了行缓冲深度和BRAM用量。你先要理解，导向滤波本质上是个局部线性回归，窗口半径r时，每个像素需要它邻域(2r+1)^2个像素的统计量，如果存全图那BRAM就炸了。优化思路分两层：第一层是架构上的行缓冲，深度固定为2r+1行，每行像素数等于图像宽度，这样无论4K还是8K，深度都不变，只跟半径有关。第二层是计算上的流水线拆分，我建议你这么跟面试官讲——把均值滤波、协方差计算、系数生成做成三级流水，每级之间用双缓冲行缓存过渡。均值滤波那级用滑窗累加器，每来一个新像素，滑窗向右移动，累加器减去离开窗口的旧像素值，加上新像素值，这样每个像素只做一次加减，不用重复遍历整个窗口。协方差计算同理，需要同时存原图和均值滤波后的结果，所以行缓冲要两套。关键推导：假设窗口半径r=3，行缓冲深度7行，每个行缓冲宽度W=3840，数据位宽24bit（RGB各8），单级行缓冲BRAM占用=7384024=645120bit，三级流水如果都做独立行缓冲，就要接近2Mbit，但你可以共享均值滤波那级的结果给协方差计算，省掉一套。面试官更想听你讲清楚这个共享思路，而不是死记公式。另外，暗通道先验还有个最小值滤波，那个窗口也建议用滑窗结构，但排序可以用比较树代替全排序，省LUT。你当时如果画个数据流图，标出每一级输入输出握手信号，他会觉得你理解透了。代码框架上，你可以在GitHub找open导的导向滤波Verilog实现，但要注意AXI4-Stream的ready/valid时序要跟行缓冲的读使能对齐，否则会丢帧。你手撕时写Verilog还是SystemVerilog？前者要小心if-else的优先级，后者可以用always_comb减少错误。

行缓冲深度只跟窗口半径有关，跟图像高度没关系，这点很多在校生容易搞混。半径3就是7行，半径5就是11行，图像是4K还是8K只影响每行像素数，不改变深度。你面试时如果能把推导公式写出来——行缓存深度=2r+1——然后解释为什么不做全图缓存，面试官基本就满意了。流水线拆成均值滤波、协方差计算、线性系数生成三步，每步之间用双缓冲行缓存过渡，数据流就是行-像素-通道的顺序。省BRAM的关键在于均值那级用滑窗累加器，每来一个新像素，用加法器更新累加和，同时减去滑窗离开的旧像素值，这样每个像素只做两次加法，不需要存整个窗口的原始数据。协方差那级需要两个统计量同时更新，类似思路，但要注意同时存原图和均值滤波后的结果，所以行缓存数量是两倍。面试官真正想考察的其实是你有没有意识到，BRAM优化不是靠压缩位宽或者降频率，而是靠减少冗余存储和重复计算。另外提醒一点，暗通道先验里还有个最小值滤波，那个也需要行缓存，但你可以在导向滤波的均值那级复用部分寄存器，不用单独再开一套。你当时有没有跟面试官聊到AXI4-Stream的TLAST和TVALID握手怎么对齐流水线？这个其实比BRAM优化更常踩坑。

行缓冲深度就是2r+1行，窗口半径3时7行，别被4K吓到。流水线三步：均值滤波、协方差、系数生成。省BRAM的核心是用滑窗累加器代替全图缓存，每来一行更新累加和，减去离开窗口的那行数据就行。代码框架网上很多，面试官无非想听你讲清楚行缓存深度只依赖半径不依赖图像高度，以及双缓冲怎么衔接流水。建议你回去把AXI4-Stream的ready/valid时序画清楚，比死磕BRAM更重要。

半径3行缓存就是7行，滑窗累加省BRAM，面试官就等你说这个。别扯全图缓存，直接上推导公式就行。

面试官让你优化BRAM，其实是想听你说出滑窗累加器，而不是真的等你把整个Verilog背出来。窗口半径3时行缓冲深度是7行，但配合流水线寄存器可以把实际BRAM消耗压缩到3行左右——前提是你得把均值、协方差、系数生成三级流水线之间的握手时序画清楚，面试官更在意你有没有意识到行缓冲深度只依赖半径不依赖图像高度。

4K60帧的导向滤波，BRAM优化关键不在位宽压缩而在架构设计。个人感觉你可以这么拆：先把均值滤波做成滑窗累加，每来一个像素用加法器更新累加和并减去离开窗口的旧像素，这样每个像素只做两次加法，不需要存整个窗口的原始数据，行缓冲实际只存3行而不是7行。协方差计算那级需要同时存原图和均值滤波后的结果，所以行缓存数量是两倍，但同样可以用滑窗思路省掉一半BRAM。面试官真正想听的其实是你能把AXI4-Stream的ready/valid握手跟流水线级联的关系讲清楚——比如均值滤波输出valid信号怎么跟协方差计算级的输入ready做反压，这里容易掉坑。你当时是不是只给了行缓冲深度的公式，没展开握手逻辑？