2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream实时YOLOv8n，脉动阵列的权重缓冲深度怎么设计才能不卡时序？求具体推导和仿真波形

开放0 回答 32 浏览 2026-07-19

FPGA萌新上路0 粉丝0 关注

最近在准备FPGA校招，看到很多面经里都提到手撕Verilog实现YOLOv8n的卷积加速器。我搞不懂脉动阵列里权重缓冲深度到底怎么算，比如输入特征图是3x3x64，卷积核3x3x64x128，缓冲深度设成多少才能让DSP不空转？求大佬给个具体推导公式，最好有仿真波形看看时序怎么对齐的。

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