2026年FPGA校招，手撕Verilog实现AXI4-Stream实时视频缩放，双线性插值系数用查找表怎么优化BRAM？求具体推导和资源对比

说实话，你这个问题是典型的校招面试高频点，但很多人只背了「用查找表省BRAM」这个结论，没搞懂背后到底怎么算。我先说结论，再给推导。

双线性插值需要水平和垂直方向的权重系数，通常每个像素要两个权重（比如水平权重a和1-a），系数精度决定了查找表位宽。假设你用8bit量化权重，那每个系数就是8位。对于缩放比1.5倍，输入1080p（1920×1080），输出是1280×720（因为1.5倍是缩小）。关键点：查找表存的是输出像素对应的输入坐标小数部分，这个小数部分只有有限种可能。缩放比1.5意味着输出每两个像素对应输入三个像素，小数部分循环周期是3（严格说是缩放因子的倒数，0.666…的循环）。所以查找表深度只需要3，不是1920！很多人这里算错，以为要按行存。

你问用分布式RAM还是BRAM，对于深度3、位宽8的查找表，分布式RAM完全够，一个SLICEM就搞定了，根本用不到BRAM。BRAM最小深度也是512或1024，你塞3个深度进去浪费99%的空间，而且BRAM的延迟和读使能控制比分布式RAM复杂。面试官真正想考的是你能不能意识到「系数查找表不需要按像素维度展开，而是按循环周期压缩」。

行缓冲深度怎么算？双线性插值需要上下两行像素，加上插值行本身，最少要2行缓冲（如果你用ping-pong结构处理实时流）。但1080p一行1920像素，每个像素假设24bit RGB，一行就是192024=46080bit，两个BRAM36K刚好够（每个36Kb=36864bit，两个拼一下）。这里有个取舍：如果你用行缓冲存原始数据，BRAM是省不掉的，但系数查找表用分布式RAM，整体资源就是行缓冲占BRAM，系数占LUT/FF。面试时你可以直接说「系数表用分布式RAM，行缓冲用BRAM，这样BRAM只花在必花的地方」。

代码框架的话，核心是三步：1）根据缩放比计算坐标映射，用定点数表示小数部分；2）从查找表读出权重（地址是小数部分量化后的索引）；3）从行缓冲取相邻四个像素做加权平均。注意流水线要拆成三级，否则1080p@60fps时序过不了。

追问一句：你用的缩放比是1.5倍（缩小），如果换成2.5倍（放大），系数循环周期和行缓冲深度会怎么变？这个能答上来，面试官才会觉得你真的懂。

行缓冲深度查表用分布式RAM就行，BRAM留给像素数据。系数循环周期等于缩放比倒数的分母最简形式，算出来深度很小。

你的问题核心其实是「查找表深度如何确定」，而不是「用哪种RAM」。双线性插值的系数只取决于输出像素相对于输入像素的相位偏移，这个偏移在缩放比固定时是周期重复的。比如1.5倍缩小，相位偏移循环周期就是3（因为3个输出像素对应2个输入像素，小数部分循环0, 0.333, 0.666）。所以查找表深度=3，位宽看你精度，8bit够用。这么小的表用分布式RAM完全没压力，BRAM反而浪费。

另一个容易踩的坑：行缓冲深度很多人直接按输入行宽算，但实时视频流要考虑乒乓操作，实际上你要两行同时可用，所以至少2×1920像素。如果像素位宽24bit，BRAM36K用两个刚好。面试时最好画出资源对比表格，比如「分布式RAM方案：0个BRAM + 24个LUT（3深度x8位宽）；BRAM方案：1个BRAM（浪费99%空间）+ 少量LUT」。数字不用精确，但思路要对。

你提到「手撕Verilog」，建议提前写好一个带参数化缩放比的模块模板，把行缓冲深度和查找表深度用localparam算出来，面试时直接改参数就能适配不同分辨率。另外别忘了做跨时钟域处理，AXI4-Stream的tvalid/tready握手必须严格按协议来，否则视频流会断帧。

你问的这个问题，面试官其实想看两件事：一是你知不知道双线性插值的系数本质上是输出像素到输入像素的相位偏移，二是你会不会根据缩放比算查找表深度。1.5倍缩小，输入1080p，输出1280×720，相位偏移只取决于缩放比1.5的倒数0.666…，小数部分循环周期是3，所以查找表深度只需要3。深度3、位宽8bit的表，用分布式RAM完全够，一个BRAM都不用占，BRAM留给行缓冲更划算。行缓冲深度要保证两行数据同时可用，也就是2×1920像素，像素位宽24bit的话，用两个BRAM36K刚好。一个容易忽略的风险：如果你的缩放比是像1.333这种分母大的有理数，比如4/3，相位偏移周期就是3，还是小；但如果是无理数缩放比，比如1.414，那就不能预存系数了，必须实时计算。面试时你可以主动问一句，缩放比是固定的还是可变的？固定的话就按我说的做，可变的话就得考虑用BRAM存多个周期的系数表，或者干脆换CORDIC实时算。

这道题我当年面试也遇到过，当时我犯了个错——直接把所有可能的系数存在BRAM里，面试官反问我为什么不用分布式RAM，我才意识到深度小到根本没必要用BRAM。你问的优化本质是资源置换：系数查找表深度由缩放比决定，而不是由图像宽度决定。推导一下：双线性插值需要四个相邻像素的权重，水平方向和垂直方向各两个权重，但系数只取决于输出像素相对于输入像素的相位偏移。假设缩放比S（输出/输入），那么相位偏移步长是1/S，对于1.5倍缩小，S=2/3，步长=1.5，小数部分循环0、0.5、1.0，对应深度3。位宽看你精度，8bit够用，因为人眼对8bit权重造成的误差基本无感。这样查找表总共3×8=24bit，用分布式RAM也就是几个LUT的事。但这里有个工程取舍：如果你把系数表深度算成1920，那肯定要用BRAM，但那是错误的。行缓冲深度才是吃BRAM的大头，1080p视频需要缓存两行，每行1920像素，每个像素24bit（RGB888），总共1920x24x2=92160bit，两个BRAM36K正好，一个BRAM36K是36Kbit，两个72Kbit，覆盖92Kbit还差一点，常见做法是用三个BRAM18K或者两个BRAM36K加上少量分布式RAM补足。面试时你可以画个资源对比表：分布式RAM方案用0个BRAM加24个LUT存系数，BRAM方案用1个BRAM但浪费99%空间。面试官要的是你理解为什么深度这么小，而不是背结论。另外，代码框架上，系数查找表用case语句实现，比如case(phase_idx) 0: h0<=8'd0; 1: h0<=8'd85; 2: h0<=8'd171; endcase，这样综合出来就是分布式RAM。追问一句：你的缩放比是固定的整数比还是可变的？如果是可变，系数表深度怎么设计就需要重新讨论。

深度3，位宽8，分布式RAM。别让BRAM闲着去存系数，它该去干活存行缓冲。

你这个问题，面试官其实是想看你有没有「资源权衡」的意识。系数查找表深度取决于缩放比倒数的分母最简形式，1.5倍就是2/3，倒数3/2，分母2，周期只有3，深度3就够了，位宽8bit的话用分布式RAM完全够，别浪费BRAM。行缓冲深度要支持两行同时读，按1920x24bit算，用两个BRAM36K刚好。面试时主动说一句「系数表用LUT存，BRAM留给行缓冲和帧缓存」，面试官会点头。你手撕Verilog时，那个系数表是写死成case语句还是用寄存器阵列？

个人感觉，这道题有个隐藏坑很多人没注意：缩放比如果是按1.5/1写的，那是缩小，步长是2/3，小数部分只有0、0.333、0.666三种，所以深度3；但如果你把缩放比写反了，变成放大1.5倍，步长就是0.5，深度只有2。面试官可能故意给个模糊表述，你得先确认是放大还是缩小。系数表用分布式RAM还是BRAM，其实取决于深度乘位宽的结果，3×8=24bit，一个LUT6就能搞定，BRAM一个都不用，省下来的BRAM可以干别的，比如做两行数据的乒乓缓存。但有一个风险：分布式RAM的读延迟比BRAM小，但综合工具可能会把它映射到SLICEM，如果你模块里LUT用得快满了，反而影响布局布线。面试时你可以说「我会先看资源利用率报告，LUT富余就用分布式RAM，否则宁可外挂一个BRAM占掉也不让布局拥塞」。代码框架其实就两个模块：坐标生成器算相位，系数查找表读权重，然后插值器算乘法加法。你行缓冲是用的双端口BRAM还是简单移位寄存器？这个会影响你时序。