2026年FPGA校招，海思面试官让我手撕Verilog实现AXI4-Stream实时去雾，暗通道先验的导向滤波怎么用流水线优化BRAM？

第一条：面试官问这个其实是想看你有没有把算法理解透，不是真让你在半小时内写出完整代码。暗通道先验里的导向滤波，核心瓶颈是均值滤波的窗口积分图。你可以先讲清楚：用行缓存加滑窗累加器代替BRAM存整帧图像，这样均值滤波只用3~5个BRAM做行缓存就够了。方差计算同理，用E(X^2)-E^2(X)公式，只需要多一路平方累加器。流水线分段就是先把输入数据同时送进两个累加通路，然后算均值、算协方差、算系数，最后是加权输出。这样BRAM基本只用在行缓存和系数暂存，20个绰绰有余。你之前做过什么图像项目？有没有接触过行缓存的设计？

第二条：说实话，海思面试官出这个题，八成不是要你当场写出可综合的代码，更多是考察你对资源-性能trade-off的直觉。导向滤波的BRAM大头在均值滤波，常规做法是开两个NxN窗口的积分图缓存，但那样BRAM数直接和图像宽度挂钩，1920宽的图用双口BRAM也得10个以上。面试官限定20个，其实在暗示你可以用行缓存加递归累加器的方式——只存当前行和上一行的局部和，每次新像素进来就做一次滑动窗口的加减运算。具体来说：先用两个BRAM做行缓存（深度等于图像宽度），存当前行的像素值和平方值；然后每个时钟周期更新一个累加器，窗口内求和用加减法代替重新计算。方差计算需要同时维护E(x)和E(x^2)两个累加器，注意平方值的位宽要扩展一倍。流水线分段的话，第一级做数据对齐和行缓存写入，第二级做窗口累加更新，第三级算均值差和协方差，第四级算系数a/b，第五级做加权输出。这样整个路径延迟大约5~6个时钟，但能保证每时钟出一个结果，不丢帧。BRAM用量：两个行缓存各用1~2个（取决于位宽），系数暂存用2~4个，总共不超过10个。你面试后有没有和面试官讨论过其他优化点？比如用Line Buffer + Shift Register的组合可以进一步压BRAM到个位数。

第三条：我去年秋招被问过类似题，不过用的是双边滤波。说个常见的坑：很多人一上来就想用FPGA实现浮点除法，结果资源炸了。导向滤波里计算a = cov(Ip) / (var(I)+epsilon)这个除法，千万别用IP核硬算，面试官其实想看你用移位近似或者查找表。你可以说：先对分母做归一化，然后用定点数加小LUT做除法近似，精度损失控制在1%以内。流水线方面，我的做法是分五级：第一级读像素和平方值，第二级算窗口均值，第三级算协方差和方差，第四级算a和b系数，第五级输出。BRAM优化关键在第三级——协方差计算不需要额外BRAM，直接复用行缓存输出的均值和像素流做流水乘法。最后提醒一下：面试时画个时序图比写完整代码更讨喜，把每级延迟标清楚，面试官一看就知道你懂流水线。你目前Verilog代码量大概多少行？有写过带AXI-Stream接口的模块吗？

均值滤波那个滑动累加器才是省BRAM的关键，别老想着积分图。行缓存配上一对加减器，窗口大小固定时BRAM数基本只跟图像宽度走，20个够了。你之前写行缓存时，像素时钟和累加时钟怎么对齐的？

面试官给20个BRAM其实挺宽松，常见坑是有人非要把整帧存下来再做计算。导向滤波里均值滤波用滑窗法，BRAM只用两个行缓存——一个存当前行像素，一个存当前行平方值，深度就是图像宽度，1920宽用14个BRAM（每行7个双口BRAM）搞定。方差用E(X^2)-E^2(X)，平方值位宽翻一倍，但行缓存深度不变。流水线分三级就够了：第一级数据进来同时写行缓存和做累加器更新，第二级用累加器减掉滑出窗口的值得到当前均值，第三级算协方差和系数再输出。这里有个容易忽略的点：累加器做加法和减法的时间窗口要严格对齐，不然窗口偏移一个像素就会导致图像错位。我之前调过类似设计，第一次上板画面全是条纹，后来发现是累加器复位时序晚了一拍。另外暗通道先验里还要做最小值滤波，那个可以复用均值滤波的行缓存输出，不用额外BRAM。你目前是准备用乒乓操作还是单缓冲处理数据流？

个人感觉海思这个题重点不在暗通道先验本身，而是怎么用流水线拆开均值滤波和方差计算的依赖关系。我的做法是把均值滤波做成全流水——输入像素打一拍得到延迟版本，和当前累加器值一起送进减法器，这样方差计算里需要的E(x)和E(x^2)可以在同一拍更新。BRAM大部分都给了行缓存，系数a和b的暂存用分布式RAM就够了。注意平方值的累加器位宽，1920宽窗口下累加器至少20位，不然一帧下来会溢出。你准备用定点还是浮点算除法？如果面试官没限定精度，建议用移位近似省LUT。

说实话，面试官限20个BRAM其实已经给了你一个明确的解题方向——别去想积分图，也别存整帧。暗通道先验的导向滤波，最吃资源的永远是均值滤波那块。你要是想用传统的双窗口积分图，BRAM数量跟图像宽度直接挂钩，1920宽至少得十几个，再加上系数存储和行缓存，20个肯定不够。正确的思路是用滑动窗口累加器加两个行缓存：一个存当前行的像素值，一个存当前行的平方值。每次新像素进来，累加器就加新像素、减滑出去的像素，这样均值滤波完全不用额外BRAM，两个行缓存深度等于图像宽度，用双口BRAM大概14个搞定。方差用E(X^2)-E^2(X)公式，复用同一个累加器结构，只是位宽要翻倍——你算一下，1920宽的窗口，像素8位的话累加器至少20位，平方值累加器得27位以上，不然帧尾会溢出。流水线分三级就够了：第一级数据进来写行缓存同时更新累加器，第二级用累加器减掉旧值得到当前窗口均值，第三级算协方差和a、b系数再输出。这里有个坑：累加器的加减法时间窗口要严格对齐，否则窗口偏移一个像素图像就错位了，我第一次上板子画面全是条纹，查了两天发现是复位时序晚了一拍。另外暗通道先验里还有个最小值滤波，那个可以复用均值滤波的行缓存输出，不用额外BRAM。面试官问这个题其实不是要你当场写出完整代码，而是看你能不能把算法拆成可综合的流水线结构，同时资源估算心里有数。你之前做图像项目的时候，行缓存和累加器对齐的问题遇到过吗？

均值滤波用滑窗累加器加两个行缓存就够了，别碰积分图，BRAM占大头的是存当前行和平方值的行缓存，1920宽用14个双口BRAM搞定，剩下6个留给系数暂存和最小值滤波的中间结果。

面试官这个题，核心是让你在均值滤波那块做取舍。很多人第一反应是用积分图，但积分图需要存整帧或至少两行的累积和，BRAM数量直接翻倍。更省的做法是用行缓存加滑动累加器：只存当前行和上一行的像素值，每个时钟周期做一次加法和减法来更新窗口和。具体来说，两个BRAM分别存当前行像素和当前行平方值，深度就是图像宽度，1920宽用双口BRAM的话每个行缓存7个就够了，总共14个。累加器位宽注意扩展，像素8位时窗口累加器至少20位，平方值累加器27位。流水线分三级：第一级数据写入行缓存并更新累加器，第二级用累加器减掉滑出窗口的值得到均值，第三级算协方差和系数。方差用E(X^2)-E^2(X)公式，复用同一套累加器架构。这样BRAM控制在20个以内很轻松。你目前Verilog写过带AXI4-Stream接口的模块吗？如果没写过，建议先搭一个简单的数据打包解包练手，不然面试时接口时序容易乱。

我去年校招也面过海思类似题，不过问的是双边滤波。说一个容易踩的坑：很多人一上来就想用浮点除法算导向滤波的系数a，结果BRAM没超，DSP先炸了。面试官其实更想看你怎么用移位近似或者小LUT查表来代替除法，比如对分母做归一化后，用定点数加一个深度16的LUT就能把误差控在1%以内。流水线分段的话，我建议你画个三级流水线的时序图给面试官看，比直接写几百行Verilog更讨喜：第一级是像素进来写行缓存同时更新累加器，第二级做窗口加减得到均值，第三级算协方差和方差再输出系数。注意平方值的累加器位宽，1920宽窗口下至少得27位，不然帧尾溢出画面会闪。你目前Verilog代码量大概多少？有写过带AXI4-Stream握手的模块吗？如果没写过，建议先拿一个简单的行缓存读写模块练手，把valid-ready的握手时序跑通再碰这个题。