2026年FPGA秋招，手撕Verilog实现AXI4-Stream实时YOLOv8n，脉动阵列的PE数量怎么根据DSP资源和吞吐量推导？求具体公式和资源对比

2026年FPGA秋招，面试官让我手撕Verilog实现YOLOv8n的卷积加速器，要求用脉动阵列。我算了一下，如果PE数量太多DSP不够，太少吞吐量又上不去。请问PE数量到底怎么根据DSP资源和目标吞吐量推导？比如目标帧率30fps，输入特征图256×256，DSP有2200个，怎么算最优PE数？求具体公式和资源对比，最好有推导过程。