2026年FPGA校招，海思和紫光展锐面试风格有啥不同？手撕代码和项目深挖分别侧重什么？

海思的手撕代码，说白了就是限时写，题面通常不长，但坑在细节。常见考单bit跨时钟域、状态机拆分、或者让你补一段AXI-lite的握手逻辑。我同学面海思时被要求现场写一个双端口RAM的读写仲裁，时间卡得紧，写完还要自己讲一遍波形。紫光展锐那边，项目深挖是真深，他们会拿你的简历问：YOLO加速器里DSP的乘法位宽是多少，BRAM用了几个M10K，你PLL输出频率怎么配的。建议你海思前刷完Verilog基础题，紫光前把项目里所有资源占用数字背熟。你手头项目是纯HDL还是用了HLS？

两家风格差异背后其实是业务和岗位定位不同。海思做通信和AI芯片，芯片规模大，部门多，面试官往往是一线设计或验证工程师，他们时间紧，习惯用一道中难度的手撕代码快速筛人——比如给你一个带握手的FIFO写满条件，让你画波形+写RTL。他们不期望你写得完美，但要求逻辑清晰、时序能说通。而且海思很喜欢问AXI相关，哪怕你项目没用过，也会让你解释outstanding transaction和burst length的关系。紫光展锐走的是无线连接和消费电子路线，芯片相对小，团队更看重你能否直接上手解决具体问题。项目深挖时，他们会问YOLO加速器里DSP使用率为什么是85%而不是100%，背后是数据流瓶颈还是时序瓶颈；BRAM分配时有没有考虑双端口冲突。他们甚至会追问：你当时为什么选这个FIFO深度，有没有算过最坏情况下的背压周期数？所以准备时，海思方向要刷题+理解协议，紫光方向要把项目从头到尾的每一个设计选择写成文档，包括没实现的替代方案。另外，紫光面试可能有英文环节，简单描述项目即可。你目前手头有FPGA开发板可以跑仿真验证吗？

提一个容易踩的坑：别把海思的手撕代码想成纯考语法，他们更关注你写代码时的工程意识。比如给你一个计数器，你写了一大段组合逻辑，但没考虑复位信号同步，或者没加输出寄存器，会被直接扣分。紫光展锐那边，项目深挖时如果发现你回答资源利用率支支吾吾，面试官会怀疑你只是调用了IP核没理解底层。一个取巧的准备方法是：把你项目里的关键模块（比如卷积计算单元）单独拿出来，用Vivado或Quartus重新综合一遍，记下每个版本的LUT/FF/BRAM/DSP对比，面试时随口说出来会很加分。另外，紫光面试有时会让现场画项目架构图，别只画框图，要标注数据流方向和时钟域。如果你时间紧，优先刷海思的代码题，因为紫光的项目深挖短时间补不了。你手头有项目仿真波形截图吗？有的面试官会要看具体时序。

个人感觉海思那边更看重你写代码的「肌肉记忆」。他们手撕题经常给一个很拧巴的场景，比如让你用单端口RAM实现一个伪双端口读写，还不让你用generate，限时20分钟。你写完后他会追问：如果读写地址冲突你打算怎么处理？有没有考虑过WRITE_FIRST模式？这时候你光背语法没用，得真理解底层行为。紫光展锐相反，他们面试官会拿着你的项目报告，一页页翻，问你当时综合报告里最差路径的slack是多少、你最后优化掉了没有。建议你准备海思前把Verilog的always块敏感列表、阻塞非阻塞混用场景、以及AXI的五个通道握手顺序练熟；准备紫光前把自己项目里每一个IP核的配置截图存好。你项目里有没有用到过ODDR或者IDELAY？海思偶尔会拿这个出题。

说个可能不太一样的角度：两家面试风格差异背后其实是芯片流片节奏和团队规模的不同。海思因为芯片大、项目周期长，面试官更怕你写代码时出低级时序错误，所以手撕代码会刻意考你「在有限时间内写出无latch的代码」这种基本功。他们甚至可能让你现场画一个同步FIFO的写满/读空判断逻辑，然后追问如果读写时钟频率不一样怎么办——这其实就是逼你现场推一遍格雷码跨时钟域的边沿对齐。紫光展锐那边项目深挖之所以细，是因为他们团队相对扁平，你进去后可能直接负责一个子模块的RTL到验证全流程，面试官得确认你是不是真能独立干活。他们问YOLO加速器DSP使用率，其实是想听你说出「瓶颈在数据搬移而不是计算」这类工程判断，而不是背一个利用率数字。建议你两个都准备时，别只刷题或只背项目，交叉准备会更稳：比如拿自己项目里的一个模块，主动想一遍如果海思面试官让手撕这个模块的简化版你会怎么写，紫光面试官追问资源占用时你又能给出什么解释。你手头项目是用Vivado还是Quartus？不同工具的综合策略会影响资源数据，面试时提一句会显得你更懂工具差异。你打算先面哪家？可以按顺序调整复习重点。你打算先面哪家？可以按顺序调整复习重点。

海思手撕代码更像限时压力测试，题面短但坑多，比如让你用always块写个无latch的计数器，写完还要现场画波形解释。紫光展锐那边项目深挖会问到你用哪个具体版本的Vivado、综合策略选的啥。你项目里有没有用过ODDR原语？海思面试官偶尔会拿这个当突发题。

个人感觉你准备的切入点可以反过来：海思虽然手撕代码多，但他们也会深挖你代码里的工程意识，比如你写了个状态机，他会问你这段代码综合出来有几个触发器、有没有冗余状态。紫光展锐那边项目深挖时，如果你能主动说出当时为什么选这个FIFO深度、算过最坏场景下的背压延迟，反而比背数字更加分。建议你海思前把AXI的outstanding和burst长度关系理清，紫光前把自己项目里每一个IP核的时钟频率和资源占用做成表格存手机里。另外，两家都可能问跨时钟域处理，但你回答的侧重点不一样：海思更关心你格雷码二进制转换的延时，紫光会追问你怎么验证CDC正确性。你手头项目有没有用异步FIFO？如果有，建议你提前画出读写指针同步的时序图。

说个可能被忽略的角度：海思的手撕代码其实考的是你写代码时对时序余量的直觉，而不是单纯背写法。比如给你一个八位加法器，让你用流水线实现，你写完了他会追问每级之间插了几级寄存器、最差路径的slack大概多少。如果你能随口说出加一级寄存器能降多少组合逻辑级数，印象分会好很多。紫光展锐那边项目深挖时，有一个常见陷阱：面试官会拿你项目里的一个具体参数问为什么是这个值而不是其他值。比如YOLO加速器里DSP使用率是85%，如果你只说因为资源不够，他会追问那你试过调整卷积核并行度吗？改完之后时序收敛了吗？所以准备紫光前，建议你把项目里每个关键参数的选型理由列一遍，包括你否掉的方案。还有一个误区：别以为紫光不考代码，他们偶尔会让现场画项目架构图，然后指着其中一个模块让你写一段伪代码或状态机转换表。你时间分配上，建议海思那边重点练AXI-lite握手和单bit跨时钟域，紫光那边重点练如何用波形图解释项目时序。你目前用的开发板是哪个型号？如果有Artix-7或Zynq系列，可以提前熟悉一下原语调用。

从我自己面这两家的经历来看，海思的手撕代码其实更像是在考你写代码时的「时序直觉」。他们给的题往往不难，比如一个计数器或者状态机，但写着写着他会突然打断你，问你这段组合逻辑综合出来大概多少级、如果加一级寄存器你的slack能变多少。我那次面海思，写了个简单的双端口RAM读写仲裁，写完面试官没让我讲功能，反而让我现场画波形标出写使能到读数据输出的延迟路径。紫光展锐那边完全是另一个画风，他们项目深挖时问得特别细，但只要你答出「为什么」就能过关。比如YOLO加速器里DSP使用率85%，面试官会追问：你试过把卷积核并行度从4调到8吗？DSP使用率是涨到95%了但时序收敛了吗？我当时被问住了，因为其实我根本没试过更高的并行度，只是按资源上限估算的。后来我准备紫光时，专门把项目里每个关键模块的选型理由列了个表格，包括否掉的方案和原因，面试时随口说出来效果很好。建议你时间分配上，海思那边重点刷Verilog基础题和AXI握手时序，紫光这边多花时间把项目里的每一个参数选型理由过一遍，尤其是那些非默认值的数字，面试官最喜欢问。另外，海思面试官偶尔会突然考ODDR原语或者异步复位同步释放，建议你把Xilinx原语手册里常用的几个过一遍。你手头项目是用的Vivado还是Quartus？版本号是多少？紫光面试可能会问到工具版本差异。

海思手撕代码更像限时压力测试，题面短但坑在细节，比如让你用always块写一个无latch的计数器，写完还得现场画波形解释。紫光展锐那边项目深挖会问你用哪个具体版本的Vivado、综合策略选的啥，甚至可能问你当时为什么选这个FIFO深度而不选另一个。建议海思前把AXI的outstanding和burst长度关系理清，紫光前把自己项目里每一个IP核的时钟频率和资源占用做成表格存手机里。另外，两家都可能问跨时钟域处理，但回答侧重点不一样：海思更关心格雷码二进制转换的延时，紫光会追问你怎么验证CDC正确性。你手头项目有没有用异步FIFO？如果有，建议提前画出读写指针同步的时序图。