2026年FPGA校招，海思面试官让我手撕Verilog实现AXI4-Stream实时视频缩放双线性插值，行缓冲深度怎么根据图像宽度计算？求具体推导

面试官问行缓冲深度其实是在考你对流水线数据依赖的理解。双线性插值垂直方向需要两行像素同时有效，所以行缓冲至少要2行；但为了对齐写使能和读使能，实际工程中多会取3行，避免首行或末行数据不够用。你那个1920×1080缩到1280×720的例子，缩放比不是整数，插值系数表会按比例生成，行缓冲深度3行足够，不用算太复杂。你当时是怎么回答边界情况的？

行缓冲深度这个问题，面试官想听的其实不是死记公式，而是你理解双线性插值需要同时访问两行相邻像素，而AXI4-Stream是逐像素流，必须用行缓存把上一行的数据存下来。深度=ceil(输入宽度/输出宽度)+1这个公式，我拆开给你讲：ceil(输入宽度/输出宽度)是因为缩放后每输出一个像素，输入像素的移动步长是分数，取整后保证不会漏掉行边界；加1是为了应对流水线启动时首行数据未对齐的情况。拿1920×1080缩1280×720来说，输入宽度1920，输出宽度1280，ceil(1920/1280)=2，再加1就是3行。但注意这里的宽度指的是有效像素数，不包括行消隐。实际写代码时，你还要考虑行缓存写使能只在有效像素期间拉高，读使能则按插值系数表的垂直步长来拉。有个小技巧：先画一个时序图，把像素时钟、行有效、帧有效标出来，然后手动模拟几个像素的插值过程，看看哪几行数据同时被需要，深度自然就出来了。边界情况比如第一行和最后一行，通常的做法是复制边界像素，或者让行缓存初始化成0再配合valid信号屏蔽掉无效输出。你面试时如果能把时序图画出来解释，比光背公式得分高得多。

我个人建议你先别纠结公式，把双线性插值的物理意义想清楚：你要算输出像素的灰度值，需要输入图像里最近的两个垂直相邻像素。AXI4-Stream是一行一行来的，所以必须把上一行完整存到行缓存里，等下一行数据到来时才能同时取两个像素做垂直插值。所以深度至少是2行。但为什么常见设计取3行？因为行缓存写使能和读使能可能差一拍，取3行可以保证流水线不卡顿。你那个案例里，缩放比例不是整数，垂直方向步长是720/1080≈0.666，意味着每输出3行需要读2行输入，行缓存深度3行完全够用。边界直接复制第一行和最后一行数据就行，写个简单的状态机判断当前行号就行。

其实面试官问行缓冲深度，核心是想听你讲清楚数据流依赖。双线性插值垂直方向必须同时拿到上下两行的像素才能算，AXI-Stream 一行行传过来，所以最少得存一行等下一行来凑成一对。那为什么常见答案是3行？因为写使能和读使能不一定在同一拍对齐，多留一行做乒乓缓冲可以保证流水线不空泡。你那个1920缩1280的例子，垂直步长约0.666，每输出3行需要读2行输入，3行深度正好覆盖。边界就复制最近的有效行，不用额外加行。这问题其实不用背公式，画个时序图把像素有效信号标清楚，面试官就觉得你靠谱了。你当时画图了吗？

我给你个更实操的视角。行缓冲深度公式 ceil(输入宽度/输出宽度)+1 是从像素步长推导出来的，但很多人忽略了一个细节：这个宽度指的是有效像素数，不包括行消隐。如果你在代码里直接用图像总行周期（含消隐）去套，算出来会偏大，浪费BRAM。以1920×1080缩1280×720为例，水平缩放因子是1920/1280=1.5，垂直也是1.5，所以垂直方向每输出一行，输入行的步长是1.5，意味着输出3行需要读2行输入，ceil(2/1.5)=2，加1得3。但如果你用含消隐的1920+280=2200来算，ceil(2200/1280)=2，加1还是3，数字一样，但原理不对。面试官可能继续追问消隐期行缓冲使能怎么处理，这时候你要答写使能只在de有效时拉高，读使能按插值系数表生成，这样才能复用BRAM。边界我建议用状态机判断当前行号是否为0或最后一行，直接复制前后行数据，别搞复杂。你可以先写个简单的仿真验证，我踩过坑，边界少复制一行就会出黑边。

这道题我当年准备校招时也卡了很久，后来实习做图像处理加速器才彻底想通。先说结论：对于1920×1080缩1280×720，行缓冲深度取3行是工程上最稳妥的选择，但你要能讲清楚为什么不是2行也不是4行。面试官其实在考察你对流水线register balancing的理解，而不只是双线性插值本身。双线性插值需要同时访问第N行和第N+1行像素，而AXI-Stream是逐像素流，所以至少需要2行缓存：一行存当前行、一行存上一行。但当你真正写Verilog时，会发现读使能和写使能很难完全对齐——比如插值系数表是按输出像素时钟生成的，而输入像素时钟可能快也可能慢，跨时钟域处理会导致读地址比写地址晚一拍。如果只存2行，当读指针追上写指针时，你就读不到正确数据，流水线必须暂停。多存一行就是给这个追赶留一个cycle的余量，保证数据永远有效。另外，公式ceil(输入宽度/输出宽度)+1里的加1，除了应对时序错位，还考虑了首行启动的特殊情况：当输出第一个像素时，输入只来了第0行，但插值需要第0行和第1行，所以你得等第1行数据到达才能开始输出，这个等待期间行缓冲里已经存了第0行，但深度不够的话第0行会被新数据覆盖。3行深度下，你可以在第2行到来时才开始输出，此时缓冲里有第0、1两行，足够做插值。边界处理其实比内部简单：第一行输出时，把第0行数据复制一份作为第-1行；最后一行同理，复制最后一行作为第N+1行。用两个MUX根据当前行号选择数据源就行，不需要额外BRAM。最后提醒一点，面试官可能接着问行缓冲用BRAM还是分布式RAM，这要根据图像宽度和资源约束来，一般宽度大于128像素就用BRAM，小于则用分布式RAM更省功耗。你这次面试是现场写代码还是只讲思路？如果是现场手撕，建议先画好时序图再动笔，很多人在波形上就露怯了。

你这道题啊，其实卡在行缓冲深度上的同学不少。我当年校招前自己搭过一个小缩放模块，踩过坑才明白。先说结论：1920×1080缩1280×720，行缓冲深度取3行是最稳的，但你要能解释清楚为什么不是2行。双线性插值垂直方向需要同时有当前行和上一行的像素，所以最少2行。但AXI-Stream的写使能通常跟着de信号走，而读使能是按插值系数表生成的，两者时钟域可能不同步。如果你只存2行，读使能比写使能晚一拍时，读指针就会追到写指针前面去，流水线不得不插入气泡等数据。多存一行就是给这个时序偏差留一个cycle的余量。另外，边界处理可以简单复制第一行和最后一行，不用额外加行。你当时答边界情况时，面试官有没有追问消隐期使能怎么处理？那个才是真正区分会不会实战的地方。

面试官问行缓冲深度，表面是算数，实际是考察你对流水线数据流和时序余量的理解。双线性插值垂直方向依赖两行相邻像素，所以至少需要存一行等另一行来，深度2是理论下限。但工程上为什么常见取3？因为写使能和读使能很难完全对齐。以你那个1920×1080缩1280×720为例，输入行有效像素1920，输出行有效像素1280，垂直缩放因子720/1080=2/3。意味着每输出3行，输入只前进2行。插值系数表会按输出行号生成读使能，每输出一行读使能拉高0.666次（实际用累加器实现）。当读使能累加器进位时，读地址才变化，而写使能每行只拉高一次。这个非整数步长导致读写使能相位差会逐渐累积，2行深度下当读指针追上写指针时，你就读不到最新数据。3行深度就是给这个追赶留一个缓冲，保证流水线不中断。边界处理更简单：首行和末行直接复制最近的有效行数据，用状态机判断当前行号即可。很多同学在这里栽跟头，是因为只背了公式，没画时序图把使能信号对齐关系标清楚。你面试时如果当场画个波形图，把读写使能、行地址、像素数据标出来，面试官会觉得你理解到了底层。建议你回去拿Verilog搭个小模块，用modelsim跑一下带消隐的仿真，看看2行和3行在边界处数据会不会乱，比死记公式有用十倍。

别纠结公式了，双线性插值垂直方向就需要两行，AXI-Stream是一行一行来的，所以至少2行。取3行是为了防止读写使能没对齐时流水线断流。你那个缩放比例不是整数，3行正好够用，边界复制最近行就行。面试官问这个其实是想看你有没有画时序图的习惯，你画了吗？

其实面试官让你现场推导行缓冲深度，核心是想看你有没有把双线性插值的像素依赖和AXI-Stream的流式传输结合起来想。双线性插值垂直方向需要当前行和上一行两个像素同时参与计算，而AXI-Stream是一行一行顺序送过来的，所以你必须先把上一行完整存进BRAM，等下一行来了才能同时取两个像素做垂直插值，所以理论下限是2行。但为什么工程上常见3行？因为写使能和读使能很难完全对齐——写使能跟着输入行的DE信号走，读使能则是按输出行号生成的插值系数表来拉，两者相位差会随着缩放比例累积。你那个1920×1080缩1280×720的例子，垂直缩放因子是720/1080=2/3，意味着每输出3行，输入只前进2行，读使能累加器每1.5个输出时钟才进位一次。当读指针追上写指针时，如果只有2行深度，流水线就必须插入气泡等数据；多存一行就是给这个追赶留一个缓冲周期。具体公式：行缓冲深度 = ceil(输入有效行像素数 / 输出有效行像素数) + 1。注意这里用的是有效像素数，不能带行消隐。1920/1280=1.5，ceil(1.5)=2，加1得3。边界处理简单：第一行复制自身，最后一行复制上一行，写个状态机判断当前行号即可。面试官追问的坑往往在消隐期使能怎么处理——你答写使能只在DE有效时拉高，读使能按插值系数表独立生成，就能复用BRAM。你当时画时序图了吗？把像素时钟、行有效、写使能、读使能标清楚，面试官一看就觉得你有工程思维。