2026年FPGA校招，面试官问异步FIFO的格雷码指针为什么能避免亚稳态？求通俗解释和手撕代码

最近在准备FPGA校招面试，被问到异步FIFO的设计细节，特别是格雷码指针跨时钟域传输时为什么能降低亚稳态风险。我只知道格雷码每次只有一位变化，但面试官追问如果多位同时变化会怎样，以及空满信号怎么准确判断。有没有大佬能用通俗的方式讲清楚原理，并给出一个完整的异步FIFO Verilog代码框架？最好能说明二进制转格雷码的具体写法和空满判断的时序细节。