2026年FPGA大赛，用国产紫光FPGA做实时图像边缘检测，Sobel算子卷积核怎么优化才能让BRAM占用降一半？求具体实现思路

今年FPGA大赛想用紫光同创的FPGA做实时图像边缘检测，用的Sobel算子，目前工程跑下来BRAM占用偏高，导致其他模块放不进去。看网上说可以通过行缓存复用、卷积窗口滑动、数据位宽裁剪来优化BRAM，但具体怎么落地？行缓存深度怎么算？数据位宽裁到多少位不影响效果？有没有用国产FPGA做过类似项目的朋友，求分享具体实现思路和代码框架，最好能给出详细的资源对比数据。