我们队今年FPGA大赛选的是AI加速方向，用的安路FPGA。现在遇到一个很头疼的问题：DMA搬运输入数据和CPU通过AXI-Lite配置寄存器这两条链路老是互相干扰，导致加速器算完一批数据后要空等DMA搬下一批，DSP利用率只有60%多。我试过把配置寄存器和DMA放在两个不同的AXI端口上，但效果不明显。想问下做过类似项目的朋友，寄存器配置和DMA搬运之间的协同机制到底怎么设计？用乒乓缓存还是多级流水？中断和轮询怎么选？
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