2026年FPGA校招，面试官问Verilog实现CORDIC算法求sin/cos，迭代次数和精度怎么权衡？有没有可综合的代码模板？

面试官问迭代次数和精度，其实是想看你有没有工程感。16次迭代给16bit精度没错，但位宽记得比输入多留4到6bit，不然中间迭代会截断掉精度，最后输出反而更差。流水线每级插一拍寄存器，角度用signed reg存弧度定点，迭代因子查表，模板基本就稳了。

说个面试时容易踩的坑：很多人只背了16次迭代对应16bit精度，但没想过输入角度范围。CORDIC标准迭代只覆盖[-99.88°, 99.88°]，如果输入是0到360°，你得先做象限折叠，把角度映射到第一象限再迭代，最后根据象限调整sin/cos符号。这个不提前讲，面试官一追问就露馅。位宽选择上，我习惯把输入角度定成Q1.15格式（16bit总宽，1bit整数位），迭代内部寄存器用20bit，多出来的4bit就是你说的余量，保证中间加减法不溢出。流水线的话，每级迭代就是一次移位加一次加减法，插一拍寄存器刚好平衡时序，16级流水线出来延迟16拍，时钟能跑多快取决于你加法器的进位链优化，一般100MHz没问题。模板其实网上很多，但建议自己手写一遍，重点看signed reg声明和迭代因子表怎么初始化，面试官让你现场手撕的时候，能默写出来才叫真会。最后补一句，精度对比表可以提前用Matlab算好，比如8次迭代误差10^-3量级，12次10^-5，16次10^-7，拿这个数据去讲取舍，比空谈理论有说服力。

主思路就一条：迭代次数不是拍脑袋定的，是你目标精度倒推出来的。假设你要求sin/cos误差小于1e-5，那么CORDIC每轮增加约1bit精度，对应需要17轮左右（因为第一轮算的是45°基准，实际有效位从第二轮开始数）。面试时你就说：先定精度需求，再算迭代次数，最后反推位宽。位宽我建议内部运算位宽 = 输入位宽 + 迭代次数/2 + 2，比如输入16bit，迭代16次，内部就用26bit，这样既能保证中间过程不丢精度，又不会浪费太多资源。流水线很简单，每个迭代级之间打一拍，你写一个generate循环生成16级，每级内部就是移位、加减、查表三个操作，寄存器插在每级输出端。面试官如果问为什么不是组合逻辑直接算，你就说流水线是为了提高吞吐率，代价是latency增加16拍，适合连续数据流场景，比如DDS信号发生器，如果是单次计算场景，用状态机复用一套迭代逻辑更省资源。能把这个取舍讲清楚，比背模板强多了。另外问一句，你现在是打算做DDS还是用在解调里？不同场景对latency和吞吐的要求不一样，面试准备侧重点会有区别。

别把重点放在背模板上，面试官真正想看的是你懂不懂那个 trade-off。迭代次数本质上是精度需求倒推出来的：每轮旋转大约贡献 1bit，你要求误差 1e-4 就至少 13～14 轮，要求 1e-6 就得 20 轮往上。位宽呢，内部运算比输入多留 4～6bit 是常规做法，不然中间截断会吃掉你辛苦迭代出来的精度。流水线每级插一拍寄存器，本质是用 latency 换吞吐率，适合连续流输入。你只要把这三句话的逻辑讲清楚，比背任何模板都稳。追问一句：你目标精度是 1e-4 还是 1e-6？这个定了，其余都好算。

给你一个能落地的设计思路，比直接贴代码有用。假设输入角度是 16bit 定点，范围 0～360 度。第一步先做象限折叠：把角度映射到 0～90 度，记录象限标志，最后根据象限输出 sin 和 cos 的符号。这个不提前做，你的 CORDIC 只能在 ±99.88 度内转，直接算会出大问题。第二步定迭代次数：I 轮迭代能提供约 I 位有效位，但第一轮是 45 度基准，实际有效位从第二轮开始数。你要 16bit 精度就做 17 轮，要 20bit 精度就做 21 轮。第三步定位宽：内部寄存器宽度 = 输入位宽 + 迭代次数/2 + 2。比如输入 16bit、迭代 16 轮，内部用 26bit，这个余量保证中间加减法不溢出，也避免截断误差累积。第四步写流水线：每级迭代由移位、加减、查表三个操作组成，寄存器插在每级输出端。用 generate 循环生成 16 级，每级之间打一拍，latency 就是 16 拍。时钟频率取决于加法器进位链，一般 100MHz 没压力。常见误区是只背 16 次迭代对应 16bit，但没考虑象限折叠和位宽余量。面试时主动把这两点讲出来，会显得你真有工程感。最后补一句，迭代因子表用弧度定点存，别用浮点，综合工具对浮点支持差。你写代码时记得用 signed reg，不然移位算出来是逻辑右移，符号位就丢了。

从工程测试的角度给你个提醒：精度对比别只看理论值，要跑仿真看实际误差曲线。常见做法是写个 testbench，输入从 0 度扫到 360 度，步进 0.1 度，把 CORDIC 输出和 MATLAB 算的参考值做差，画出误差随角度的分布。你会发现误差不是均匀的，在接近 90 度、270 度这些象限边界处误差会明显变大，因为象限折叠的映射损失了一部分有效位。这时候你就得考虑多留 1～2 位余量，或者把迭代次数往上加一轮。另外，如果你用的是 Xilinx 的 FPGA，其实有现成的 CORDIC IP 核，参数可配，精度和资源都有报告。但面试官大概率不会让你直接调 IP，他想看你手写的能力。我的建议是：手写一遍理解原理，然后把 IP 核的配置界面截个图，面试时提一嘴「实际工程我会优先用 IP，但手写能让我理解内部机制」。这样既显得你不排斥工具链，又证明你懂底层。最后，你现在的开发环境是 Vivado 还是 Quartus？这个影响你 IP 核的配置方式，可以提前说下。

面试时最怕的不是你不会，而是你只会背结论不会推。关于迭代次数，你先记住一个推导链：CORDIC每轮旋转的有效位增益大约是1bit，但第一轮是45度基准，实际精度从第二轮开始算，所以16bit精度需要17轮而不是16轮。位宽这块，很多人直接拿输入位宽当内部位宽，这是错的，中间加减法会溢出。常规做法是内部位宽比输入多4到6bit，比如输入16bit，内部用22bit左右，这个余量既防溢出又防截断误差累积。流水线每级插一拍寄存器，本质是用延迟换吞吐率，适合连续流输入，但如果你只算单次sin/cos，组合逻辑也行。还有个容易忽略的点：输入角度范围。标准CORDIC只覆盖正负99.88度，你如果输入是0到360度，必须先做象限折叠，把角度映射到第一象限，最后根据象限调sin/cos符号。这个不提前讲，面试官一追问就露馅。建议你手写一遍模板，重点看signed reg声明和迭代因子查表，然后跑个testbench从0度扫到360度，步进0.1度，把输出和MATLAB参考值做差，画出误差曲线，你会发现象限边界误差明显变大，这时候再考虑多留1到2位余量。另外说个备选方案：如果面试官不强制手写，你可以提Xilinx有现成CORDIC IP核，参数可配，但你要强调手写能让你理解内部机制，实际工程会优先用IP。最后追问一句：你目标精度到底是1e-4还是1e-6？这个定了，迭代次数和位宽就全好算了。

其实面试官问CORDIC，核心不是考你背模板，而是想看你有没有工程取舍的思维。我给你一条完整的推导主线，你顺着走一遍，比背任何代码都稳。第一步，定精度需求。假设你要sin/cos误差小于1e-5，那有效位大约需要17bit（因为2的负17次方约等于7.6e-6）。CORDIC每轮迭代提供约1bit精度，但第一轮是45度基准，实际有效位从第二轮开始数，所以迭代次数等于目标位宽加1，也就是18轮。第二步，定位宽。内部运算位宽必须比输入多留余量，我习惯用这个公式：内部位宽等于输入位宽加迭代次数除以2再加2。比如输入16bit，迭代16轮，内部就是16加8加2等于26bit。这个余量保证中间加减法不溢出，也避免截断误差吃掉你辛苦迭代出来的精度。第三步，定流水线结构。每级迭代由移位、加减、查表三个操作组成，寄存器插在每级输出端，这样16级流水线延迟就是16拍，但吞吐率能跑满每个时钟周期。面试官如果问为什么不用组合逻辑直接算，你就说组合逻辑路径太长，时序收敛不了，流水线是用延迟换频率，适合DDS信号发生器这类连续数据流场景。第四步，处理输入范围。标准CORDIC只覆盖正负99.88度，你输入如果是0到360度，必须做象限折叠，先映射到第一象限，记录象限标志，最后根据象限输出sin和cos的符号。这个不做，你的算法直接算会出大问题。第五步，写代码时注意signed reg声明，角度用弧度定点表示，迭代因子用查表存储。你可以用generate循环生成16级流水线，每级就是移位加加减法加查表。最后建议你跑个仿真验证：写个testbench，输入从0度扫到360度，步进0.1度，把CORDIC输出和MATLAB算的参考值做差，画出误差曲线。你会发现误差不是均匀的，在90度和270度这些象限边界处误差明显变大，因为象限折叠的映射损失了一部分有效位。这时候你就得考虑多留1到2位余量，或者把迭代次数往上加一轮。你把这个推导链讲清楚，面试官基本就满意了。