2026年了，FPGA工程师做PCIe Gen5，眼图测试一直不过，除了换板材和加retimer还有哪些便宜实用的调试手段？

先对齐一下场景：你是在FPGA里出PCIE PHY还是外挂PHY芯片？这个差别挺大，如果PHY在FPGA内部，那你能动的只有TX参数和参考时钟，PCB上的事基本只能靠改版解决。假设你已经到了调测阶段、板子改不了，我个人觉得最便宜有效的方向是参考时钟，而不是继续折腾TX均衡。Gen5的CDR对参考时钟的相位噪声极其敏感，尤其是10kHz到1MHz这段offset，很多所谓抖动超标其实是参考时钟带进去的。你先看看板上晶振的相噪指标，如果用的是普通有源晶振，换一颗低相噪的温补晶振或者直接上TCXO，成本也就几十块，比换板材便宜太多。另外检查一下时钟芯片的配置，有些时钟buffer默认的扩频是开着的，或者输出摆幅设成了LVDS而不是LP-HCSL，这都会直接劣化眼图。电源那边也别忽视，PCIE SerDes的模拟电源对纹波非常敏感，你可以在靠近FPGA电源引脚的地方补几颗100nF和10uF的电容，最好是0402和0603混着放，覆盖不同频段，实测有时候能把高频抖动压下去0.5个UI左右。再一个容易忽略的是金手指附近的过孔残桩，如果信号换层了，残桩没背钻，高频分量会被反射掉一大截，这个用TDR能看到明显台阶。你可以借个带TDR的示波器测一下走线阻抗，Gen5要求差分85欧姆正负10%，但实际很多板厂做到88甚至90也能过，关键是连续性和过孔处不要突变。如果以上都试了还不过，再回头看看连接器——PCIE Gen5的插卡边缘连接器磨损和氧化也会导致眼图闭合，换一个槽位或者换张卡交叉验证一下。说到底，Gen5的眼图余量很小，软件调参只是锦上添花，物理层的干净程度才是根本。你现在用的FPGA是哪家的？UltraScale+还是Agilex？不同器件的TX均衡档位和死区设置差异很大，说下型号我帮你看看具体参数怎么配。

我先把场景对齐一下：你是FPGA内部集成PCIe PHY，还是外挂PHY再走PCB到金手指？如果是前者，你能动的只有SerDes的TX参数、参考时钟和电源，PCB端的残桩、过孔这些东西只能靠改版解决。既然你说到2026年还在调Gen5，八成是板子已经定型、处于调测阶段，那最便宜有效的方向我建议先查参考时钟，而不是继续折腾TX均衡。Gen5的CDR对参考时钟相位噪声非常敏感，尤其是10kHz到1MHz这段offset，很多所谓抖动超标其实是参考时钟带进去的。你先看看板上晶振的相噪指标，如果用的是普通有源晶振，换一颗低相噪的温补晶振或者TCXO，成本几十块，比换板材便宜太多。另外检查时钟芯片配置，有些时钟buffer默认开着扩频，输出摆幅设成LVDS而不是LP-HCSL，也会直接劣化眼图。电源那边也别忽视，SerDes模拟电源对纹波很敏感，你可以在靠近PHY电源引脚的地方补几颗100nF和1uF的陶瓷电容，注意电容的谐振频率要覆盖开关电源的开关频率及其谐波，最好用频谱分析仪看一下实际纹波。如果你已经动了TX的FS和LF，改善有限，那大概率不是均衡不够，而是通道损耗本身超了，此时再调均衡只会放大噪声。建议你用TDR或者仿真软件看一下金手指到FPGA封装那段走线的阻抗，Gen5要求差分阻抗85欧姆正负10%，但实际很多板子在连接器附近因为残桩和过孔stub会掉到70多欧，这个用软件仿真比盲调参数靠谱。还有一个容易忽略的点：插卡翘曲度。Gen5的金手指接触压力要求比Gen3高很多，如果卡翘了，某些pin接触不良会产生反射，眼图就是闭合的。你可以把卡放在平台上压平再测一次，如果过了，那就是结构问题而不是电气问题。最后说连接器，如果用的是老一代PCIe连接器，它的带宽余量可能不够Gen5，这个没法调，只能换料，但你可以先确认是不是这个问题再决定。你现在的测试点是哪里？如果是用示波器探头直接点金手指，探头本身就会加载，最好用夹具或者测试治具。

先查参考时钟相噪，再补电源去耦电容，这两个最便宜。别急着调TX，Gen5眼图不过多半不是均衡的问题。

说个大家容易漏掉的点：先确认你的测试方法是不是有问题。PCIe Gen5的测试规范里，眼图测量点是在连接器之后的参考通道末端，不是直接在FPGA引脚或金手指上量。很多人拿个差分探头直接点金手指，探头本身的寄生电容就会让眼图闭合，误判成设计问题。如果你用的是主动探头，确保它的带宽至少16GHz，并且做了探头尖端的去嵌。另外，测试码型也很关键，Gen5要求用特定的PRBS或者抖动注入码型，如果你用的是普通PRBS31，测出来的抖动会偏大。我见过有人调了一个月，最后发现是示波器采样率不够，欠采样导致眼图全是噪声。你先拿BERT和示波器自带的校准夹具跑一遍，排除测试系统误差，再回头调参考时钟或者电源。你手头现在用的示波器带宽是多少？如果是12GHz以下，那测试结果本身就很可疑。