FPGA大赛国赛拿奖的选题是不是比技术更重要？求过来人分析评委到底看什么

先说结论：选题决定你分数的上限，工程完成度决定下限，但评委真正看的其实是「你在这个题目上花了多少自己的思考」。往年那些技术难度不高的获奖作品，往往赢在把一个小问题做到闭环，比如用国产FPGA做了个低成本的工业缺陷检测，演示流畅、文档能复现、代码有注释。反过来，堆一堆IP核跑个demo，评委一问细节就卡壳，分数一定难看。建议别纠结AI还是RISC-V，先看你们组能在三个月内把哪个方向做到「能讲清楚每一行关键代码为什么这么写」。另外评委最反感的就是PPT里吹得天花乱坠、现场演示却要重启三次，代码质量差不是扣分项，是直接失去答辩资格的那种减分。你们现在定了用哪家国产平台了吗？不同器件的开发工具链差别挺大，这会影响备赛节奏。

个人感觉，这个问题得拆成两半看：评委打分时，「选题方向」和「选题切入点」是两码事。方向，比如AI加速、RISC-V SoC，其实只占很小一部分权重，因为每年热门方向都有几十支队伍做，评委早看腻了。真正拉开差距的是切入点——同样是AI加速，有人做通用卷积，有人针对某个国产FPGA的DSP单元做了特定的量化剪枝映射，后者明显更讨喜。为什么？因为国赛评委里有相当比例来自研究所和企业，他们看重的不是「你用了多新的框架」，而是「你对这块芯片的理解有多深」。自主可控这个点，不是让你在PPT里喊口号，而是体现在你的工程选择上：比如用国产FPGA自带的硬核资源解决了瓶颈，或者针对国产工具链的时序收敛缺陷做了规避设计，这比单纯堆一个开源RISC-V核再跑个Linux有价值得多。另外，你说的「传统方向做深」其实很稳，但前提是深到能解决一个真实痛点，比如在电力监控里做多通道同步采集，把误差从纳秒级压到皮秒级，这种作品即使不炫，评委也认。至于代码质量，我见过一个功能很全的作品，源码里全是硬编码的magic number，模块间靠全局变量通信，答辩时评委翻了两页代码就皱眉了——不是说会直接扣多少分，而是你失去了让评委「相信你能独立完成」的机会。建议你们现在做两件事：第一，把选题收敛到能用一块国产中端FPGA实现、且能跑出可量化指标的场景；第二，从第一天就按企业工程标准写代码和文档，别最后两周补。你们组里有人熟悉国产工具链的时序约束吗？如果没有，这个短板可能比选题更致命。

换个角度说个评委没明说但大家心知肚明的事：国赛答辩时间通常很短，评委能在现场仔细看的东西其实有限。所以你的「演示脚本」比选题本身更能决定印象分。我见过一个做传统信号处理的队，功能就是滤波加FFT，听起来毫无亮点，但他们把演示做成了「输入一段带噪语音，现场切不同滤波器参数，让评委听清噪底变化」，再配合示波器上的频谱对比，评委当场就来了兴趣。反过来，有人做了个看起来很高级的AI边缘部署，结果演示时只能放预先录好的视频，因为实时推理帧率太低——这种反差会让评委怀疑你的工程能力。所以选题时别只问「热不热」，要问「这个题目能不能在五分钟内让一个不懂细节的评委看懂你的价值」。另外，你们提到的RISC-V SoC，如果只是把开源核跑通然后加几个外设，那基本等于没做；但如果能在SoC里加一个针对特定算法的自定义指令，并且用benchmark证明性能提升，那就算创新点。最保守也最有效的策略，其实是选一个你们实验室或导师手头有真实数据的场景，比如通信基站的信道估计、医疗仪器的信号预处理，这样文档里能写清楚需求来源，评委问「为什么做这个」时你们能答出真实背景，而不是「因为热门」。最后提醒一句，别在板卡选型上贪大，国赛评审对资源利用率也有隐性要求，用一块大芯片做小功能反而显得浪费。你们现在有具体能拿到的板卡型号了吗？这直接决定你们能做的复杂度上限。

选题这东西，说白了就是个入场券。评委时间紧，第一眼看的肯定是题目新不新、跟国产平台贴不贴，但真正让人记住你的，永远是演示那几分钟里你解决了一个什么具体问题。别光想着AI还是RISC-V，先问问自己：这题目换我来做，能不能在三个月内把代码写到敢给别人看？

个人感觉，评委最烦的不是技术难度低，而是你拿个demo硬撑成大项目。你组里既然技术还行，就别把宝全押在选题上——评委问细节时，你对自家代码每一行都能说出为什么，比题目叫什么都管用。比如做RISC-V SoC，别只跑通开源核加外设，那等于没做；不如针对某个国产FPGA的BRAM或DSP硬核资源，自己设计一条自定义指令去加速一个具体算法，比如图像卷积里的量化操作。这样既显得你懂架构，又踩了自主可控的点，演示时还能现场对比加指令前后的周期数，评委一看就明白你的价值。反过来，纯堆IP核、跑个Linux桌面的，基本就是自曝其短。另外，文档和代码注释别最后赶工，每天留半小时写，答辩时评委翻代码，注释写得好能帮你省一半解释时间。你们现在定了用哪家平台了吗？不同工具链对时序约束的写法差挺多，会影响你备赛节奏。