2026年FPGA毕设选RISC-V软核还是卷积加速器？哪个更容易过答辩又能写进简历？

先说结论：四个月、Verilog基础一般的前提下，RISC-V软核是更稳的选择，但别把它做成「跑个流水灯就交差」的版本。

RISC-V的好处是路径清晰。开源核（比如常见的几款教学用核）资料多，出问题能搜到；外设部分你可以自己写UART、SPI、GPIO，或者挂个简单的总线，验证链路短，仿真波形看得懂。答辩时老师问「你的工作在哪」，你可以明确说：核是移植的，我做的是总线裁剪、外设集成、上板验证和指令测试。这种边界清楚，四个月能收尾。

卷积加速器的问题不在难度，而在不确定性。它涉及数据流设计、行缓存、乘加阵列、量化，还要和上位机或软核配合做数据搬运。任何一环卡住，可能就是两三周。基础一般的话，很容易到第三个月还在调时序，最后答辩只能拿仿真图糊弄，反而扣分。

但有个折中做法值得考虑：用RISC-V软核做控制，挂一个轻量卷积加速模块，只做3×3卷积或单层推理。这样简历上既有处理器集成，又有加速器设计，工作量可控，风险也低。

求职角度看，IC岗位面试更看重你对时序、面积、验证的理解，而不是题目名字多亮眼。你能讲清楚自己怎么处理跨时钟域、怎么收敛时序、怎么设计测试用例，比「我做了CNN加速器」但说不清细节强得多。

你导师那边对「工作量」的预期是什么？如果他不卡创新点，软核加轻量加速是最优解。

如果只按「哪个更容易过答辩」来选，答案其实很直接：RISC-V软核。但既然你提到简历加分，就得把问题拆成两层看——通过率和岗位匹配度，这两件事在FPGA/IC求职里并不总是一致。

先看通过率。软核的验证路径是收敛的：核本身有参考实现，你主要做集成和验证，仿真能跑通、板子能点亮、串口能打印，答辩就有东西讲。四个月里，前两个月搭环境跑通核，中间一个月做外设和总线，最后一个月上板调时序写论文，节奏比较现实。

加速器的问题在于它的「未知工作量」太大。卷积加速器不是写个乘加阵列就完事，背后是数据复用、行缓存、带宽匹配、定点量化、和上位机的数据通路。你基础一般，遇到时序不收敛或者数据对不上，排查可能就要一周。答辩前如果只跑通了仿真没上板，老师一问「实际吞吐多少」，很容易露怯。

再看简历。IC岗位面试官看毕设，不是看题目多高级，而是看你能否讲清楚设计取舍。你写「基于RISC-V的SoC集成与验证」，能聊总线协议、中断处理、时序约束、测试用例设计，这些都是实打实的工程能力。你写「CNN加速器」，如果只能说出「我用了脉动阵列」，再往下问数据怎么搬、怎么处理边界、怎么验证，答不上来反而减分。

所以我的建议是：以软核为主线，如果时间有富余，在软核上挂一个小的加速模块，比如单层3×3卷积，做成「处理器加协处理器」的结构。这样既保证能毕业，又有一个亮点可以聊。求职时真正打动面试官的，是你对自己做的东西理解到什么深度，而不是题目名字听起来多前沿。

你目前Verilog大概到什么程度，写过状态机加简单总线的完整模块吗？这个会直接影响你能不能在前两个月把软核跑起来。

说个可能跟前面几位不太一样的角度：你真正要评估的不是「哪个题目好」，而是「哪个题目出问题时你能自己救回来」。四个月、Verilog一般，最大的敌人不是难度，是卡住之后没有排查能力。RISC-V软核为什么稳？因为它的失败模式是可预期的——跑不通大概率是时钟复位、总线握手、地址映射这几类，网上能搜到同款核的踩坑记录，你花两天总能定位。卷积加速器的失败模式是发散的：数据对不上，可能是行缓存边界、可能是量化位宽、可能是AXI突发长度、也可能是上位机送的数就错了，你没有足够的调试经验，很容易陷进去出不来。这就是我建议优先软核的核心逻辑。

但别把软核做成纯搬运。想让它进简历，你得给自己划一块「有设计含量」的活。比如常见做法是：核用开源教学核，但总线你换成自己写的简化版，外设自己写UART和定时器，再补一个自定义指令或者简单的DMA搬运，最后跑一组指令测试程序验证正确性。这样答辩时你的贡献边界很清楚，简历上也能写成「基于FPGA的RISC-V SoC集成与自定义外设设计」，比「移植了一个核」强太多。

如果你确实想往IC方向走，还有个折中路线值得考虑：软核做控制，挂一个轻量加速模块，比如只做单层卷积或者矩阵乘。工作量可控，又能讲出「软硬协同」的故事，比纯软核亮眼，比完整CNN加速器安全。当然这取决于你导师认不认这个缩小版。你导师对工作量的预期大概是什么口径，问过没有？