每次综合实现后时序报告一堆红色，但不知道从哪改起。看教程说写create_clock和set_input_delay，但实际工程里时钟多了就乱。想问问大家，新手做FPGA项目，时序约束应该按什么顺序写？有没有一套通用的约束模板或者检查清单？
3 个回答
新手别一上来就追求模板，先把主时钟create_clock写对，生成时钟用create_generated_clock而不是随手再create一个，输入输出延迟能估就估、估不准先放着。跑report_timing看第一条违例路径卡在哪一级，再决定是加约束还是改逻辑。你现在时钟大概几个、是MMCM出来的吗？
先别急着找模板。时钟乱通常是没分清主时钟和生成时钟，时钟树画出来，每个源各写一条create_clock，MMCM/PLL输出用create_generated_clock。约束齐了再看report_timing，红路径自然少一半。你工程里几个时钟域？
其实新手最该建立的是一条「时钟树先于一切」的习惯。你先把工程里所有时钟源列出来：外部晶振引脚、GT恢复时钟、MMCM/PLL输出各算一个节点，画成一张树状图。树根用create_clock，树枝用create_generated_clock并注明-source，这样Vivado才知道它们的相位关系，否则它只能按最坏情况猜，报告自然一片红。
时钟树定完再补set_input_delay/set_output_delay，接口时序拿不准就按器件手册的建立保持窗口估一个范围，先让工具跑起来。跨时钟域那部分该用set_false_path或set_clock_groups隔开，别让工具去优化本来就不该比的东西。
最后一步才是report_timing，重点看WNS那条路径卡在哪一级：是组合逻辑太深、还是约束本身写错了。新手常见误区是红色一多就急着改RTL，其实先怀疑约束没写全更省时间。你现在的时钟是单域还是已经有多域交叉了？
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