2026年集创赛报名在即，大二队伍用国产安路FPGA做RISC-V软核+NPU异构，选题会不会太大导致两头都做不深？

先说结论：砍，但别砍成只剩软核。你们三个大二、数电刚学完、只写过UART，这个起点做安路FPGA上的RISC-V+NPU异构，原始版本几乎必翻车。导师说软核两个月不是吓唬你，取指令、总线握手、中断、外设挂载，随便一个时序问题就能卡你一周。

我的建议是把目标压成一句话：一颗能跑通的最小RISC-V软核，加上一个固定的3×3卷积加速模块，两者通过总线或简单的握手接口通信。评委其实不太吃大而全，因为答辩时专家一问细节你就露馅，反而是小切口做透更讨喜。

里程碑可以这样排：第一个月软核在仿真里跑通指令；第二个月上板跑LED和串口；第三个月把卷积加速写出来单独验证；第四个月接上异构通路，做一个能演示的完整链路，比如串口喂图、软核调度、加速器算完回传。

你们现在用的安路是哪一款器件，逻辑资源和DSP够不够放这两块？

先给你一个判断：这个选题不算大，但你们的起点撑不住它。大二刚学完数电、只写过UART，RISC-V软核本身就是一个完整项目，取指、译码、总线、中断随便一个坑都能卡一两周，NPU再叠上去，大概率是两头都停在demo阶段。我的建议是砍，但别砍成纯软核——纯软核答辩时亮点不够。保留一个能跑的RV软核，再配一个固定尺寸的卷积加速模块，比如3×3、单通道，通过简单握手或总线挂上去。这样既有异构的概念，又有能演示的链路。评委一般更看重你有没有把一件事做透，而不是模块列表有多长。你们现在用的是安路哪一款？逻辑资源和DSP块够不够放这两块，直接决定要不要再缩。

我换个角度说，风险不在技术难度，在时间分布。软核调通两个月是保守估计，而且是理想情况——前提是你们三个人里至少有一个能独立看懂时序波形、会用仿真排查。如果没人有这经验，两个月很可能只到「仿真能跑、上板就挂」。这时候NPU还一点没动，心态很容易崩。

替代做法是把NPU降级成一个固定功能的加速器，不做通用、不做可配置，就做一个能算3×3卷积的流水线，输入输出都走简单的握手协议。软核那边也不用追求完整指令集，RV32I的子集够用就行，重点是能跑通一个调度流程：串口喂数据、软核搬运、加速器计算、结果回传。这条链路跑通，答辩时你讲的是「我做了异构调度和接口设计」，而不是「我攒了一堆IP」。

还有个细节：别三个人同时铺开。建议一个人主攻软核和总线，一个人写加速器，第三个人做验证和上位机演示。每周对齐一次接口定义，接口一变全员返工。你们导师说的两个月，其实是在提醒你们留出调试余量，这个余量最后都会花在集成上。

我理解你们想跟着获奖作品走的心情，但获奖作品展示的是结果，不是过程。那些RISC-V加AI加速的方案，背后往往是研究生团队或者有师兄带，软核可能是现成的、加速器可能是之前项目的积累。你们从零开始，复制的是最终形态，不是可行路径。

所以真正该问的不是「选题大不大」，而是「哪一部分能由你们自己讲清楚」。答辩时专家不会只看演示，他会追问：你的软核流水线几级？总线怎么仲裁？加速器的数据复用怎么做的？如果这些答不上来，方案再全也是减分。反过来，如果你们只做软核加一个卷积加速，但能把取指时序、握手协议、卷积的乘加阵列讲透，评委反而觉得扎实。

具体路径可以这样走。第一阶段只做软核，目标是仿真里跑通一段汇编，能读写内存，能响应中断。第二阶段上板，跑通LED和串口，证明时钟和复位没问题。第三阶段单独验证卷积加速模块，用仿真对比软件计算结果。第四阶段才是集成，把软核当主控，加速器当外设，跑一个完整的小例子，比如串口输入一张小图、软核调度、加速器算完回传。

这里有个取舍：异构通信做成亮点就够了，不需要追求高性能。你们可以把总线简化成SRAM-like接口，加速器映射成一段地址空间，软核用load/store访问。这样实现简单，答辩时也好讲。真正容易翻车的是试图做多核、做cache一致性、做动态调度，这些超出你们当前阶段太多。

最后提醒一句，集创赛的评分里，完成度和文档往往比技术先进性权重更高。一个能稳定演示、报告写清楚设计取舍的队伍，通常比一个模块很多但演示时死机的队伍得分高。你们现在最该确认的是器件型号和开发工具版本，安路的工具链和Xilinx差别不小，IP和时序约束都要重新踩坑，这个成本要提前算进去。