2026年电赛FPGA控制类题目，用状态机写多路PWM和编码器采集，为什么老手都推荐三段式而不是一段式？

一段式不是不能跑，是出问题时你很难查：输出直接由组合逻辑推出来，毛刺、竞争、时序余量全挤在一条路径上。电赛现场改需求频繁，三段式至少让你知道该动哪一段。时间实在紧就先一段式点亮，但PWM和编码器方向这种核心逻辑，别省那点功夫。

核心就一句：三段式把输出寄存了，毛刺出不来，时序也好收敛。一段式例程能跑多半是时钟慢、负载轻。电赛控制题PWM死区和编码器方向判错直接炸车，别在这省事。你板子跑多少兆？

三段式最大的好处是输出那一拍把组合毛刺挡在寄存器外面，PWM 和编码器方向这种信号一旦抖一下，电机就抽一下。例程能跑是因为时钟慢、负载轻，别拿它赌现场。时间紧就先把功能用一段式点起来，但 PWM 死区和方向判定的核心状态机，最后一定要换成三段式。

先说一个容易被忽略的点：三段式在比赛里的价值不只是『没毛刺』，而是它把问题分成了三个可以单独观察的地方。一段式写出来，状态寄存器、判断条件、输出赋值全缠在一个 always 块里，仿真波形上你只能看到一堆信号同时翻，出了问题不知道是状态跳错了、条件判错了，还是输出被组合路径上的抖动带歪了。三段式拆完之后，状态寄存那块看当前状态对不对，次态那块看转移条件对不对，输出那块看打拍后时序对不对。电赛现场调试窗口就那么几个小时，能快速定位比性能本身更值钱。

再补一个具体的例子。四路PWM加正交编码器，编码器那边你要判方向，本质是看A、B两相的相位关系。如果方向信号是组合逻辑直接推出来的，A相或者B相上只要有一点抖动或者两相到达时间接近，方向位就可能瞬间翻转一下。这一下如果直接喂给后面的计数或者换向逻辑，电机就会抽一下或者计数跑飞。三段式把方向判定放到次态逻辑里、输出再打一拍，等于用时钟沿给它做了个采样窗口，抖进去的概率小很多。

时间紧的话，我的建议不是全盘放弃一段式，而是分层。PWM的占空比更新、编码器的数据锁存这些辅助逻辑，一段式先点起来没问题，能跑就行。但方向判定、死区插入这种直接连到功率级或者影响计数的核心状态机，老老实实三段式。你可以先一段式把功能跑通，验证完再回头重构成三段式，只要模块边界留清楚，改动量其实不大。

你现在是打算把PWM和编码器放一个模块里，还是分开写两个模块？这个会影响你重构的代价。