2026年电赛FPGA控制类题目只剩三周，往届获奖队都在用哪几个可复用的模块？

三周够用，但别贪多。先把时钟/复位、按键消抖、串口收发（含上位机）、PWM+死区、正交编码器测速、增量式PID这六块封装成独立模块，接口统一用valid/ready或简单的start/done。工程按bsp、driver、app三层分，顶层只做例化连线。留最后五天整机联调，别全花在写模块上。你板子是哪块，资源够不够跑软核？

三周真不算宽裕，别想着把能想到的都封一遍。优先把串口收发(带简单帧头帧尾)、PWM加死区、编码器测速、增量式PID这四块做扎实，能拼出闭环小车就够了。ADC和上位机看题目再说，你板子上有现成IP没？

三周别想全封装完。优先串口收发带帧解析、PWM加死区、编码器测速、增量式PID这四件套，能拼出闭环就够应付大半控制题。ADC和上位机看题型再加。你手上板子是哪块，外设IP是现成的还是要自己写？

先说结论：三周别追求模块数量，追求『能拼出一个闭环』。往届控制类题不管怎么换皮，最后基本都落到感知、决策、执行三段，对应到FPGA上就是编码器/ADC采集、PID运算、PWM+死区输出，中间用串口把状态传到上位机看波形。所以我会优先封这几个：带帧头帧尾的串口收发（调试命脉，没它后面全靠猜）、带死区的PWM、正交编码器四倍频测速、增量式PID、以及一个简单的定时器节拍。ADC看题目，如果是电压电流环再补。组织上别搞太重的框架，建议bsp（时钟复位、引脚约束）、driver（外设驱动）、app（控制逻辑）三层，模块统一用start/done或valid/ready握手，顶层只做例化和连线，换题时改app和约束就行。三周是够的，但要留至少四五天整机联调，别全耗在写模块上。你现在手上有板子了吗，外设IP是厂商现成的还是得自己写？

先讲一个容易被忽略的事实：往届国奖队真正复用的往往不是『模块』本身，而是一套接口约定。你看他们赛后放出来的代码，模块名字五花八门，但顶层连线几乎都是一个套路——数据流用valid/ready，控制流用start/done，时钟复位统一从bsp里出，跨时钟域一律走异步FIFO或双打拍。为什么这件事比模块清单更重要？因为三周时间里，你写模块的速度其实不慢，慢的是把一个模块塞进工程后发现握手对不上、复位极性反了、跨时钟域亚稳态导致偶发丢数。这类问题在联调最后两天集中爆发，是最容易翻车的。

所以我会建议你反过来做：先定接口规范，再往里填模块。规范不用复杂，一两页纸就够——信号命名前缀、位宽约定、握手时序图、复位是同步还是异步、模块是否允许内部例化FIFO。定完之后，串口收发、PWM加死区、编码器四倍频测速、增量式PID这几个就变成填空题。串口是调试命脉，一定要带帧头帧尾和校验，否则上位机看到的波形你不敢信。PWM的死区要可配，控制类题里电机驱动和逆变桥都吃这一套。编码器测速注意方向判断和溢出处理，很多队的车跑直线跑不直就栽在这。PID先做增量式，抗积分饱和和输出限幅留好接口，题目一变参数好调。

关于工程组织，bsp、driver、app三层是老生常谈，但我想强调app层要留一个『模式切换』的壳。控制类题经常是同一套硬件跑不同任务，比如先循迹再抓取，模式切换做干净了，临场改需求不至于把顶层推倒重来。

三周够不够？够，但前提是你别在第三周才开始整机联调。我的经验是模块开发最多占两周，剩下至少五天纯粹用来跑闭环、看波形、改参数。很多队输不是输在模块没写出来，是输在联调时间被挤没了。你现在用的开发工具是Vivado还是Quartus，仿真环境搭好了吗？