2026年电赛FPGA赛题用国产安路板子，队友只会画PCB不会时序约束，暑假两个月怎么分工才能不翻车？

先说结论：别让画板子的队友硬啃时序约束，那基本是两个月里最容易翻车的一条路。你们三个人里，最该集中突破约束和板级调试的就是你，因为架构、约束、调试本质上是一件事——你得知道信号从哪来、到哪去、在哪个时钟域里跑。分工可以这样：你主攻时序约束加整体联调，队友A负责模块RTL和仿真，队友B管硬件供电、接口、下载链路和外围电路。关键动作是先跑通最小系统，别一上来就堆功能。暑假前两周就干一件事：让一个LED在安路板子上正常闪，时钟锁相环配好、约束写对、下载稳定。这一步跑通了，后面加ADC、DAC、串口、摄像头才有意义。前两周你还可以同步把安路的时序约束文档和示例工程啃一遍，重点看时钟定义、输入输出延迟、虚假路径这几类。

不过我想先问一句，你们现在板子到手了吗，还是还在选型阶段？

先说个反直觉的：别让画板子的队友去啃时序约束。约束这东西不是背语法，它要求你脑子里有信号从哪来、到哪去、跨不跨时钟域，画板子的人短时间补不上这层理解，两个月硬啃大概率两头空。所以分工我建议这样：你集中突破约束加整体联调，因为你负责架构，本来就该知道每条路径的来龙去脉；写Verilog的队友主攻模块RTL加仿真，先把功能在仿真里跑对；画板子的队友管供电、接口、下载链路和外围电路，顺便把板上走线和时钟资源盯住，这部分他反而有优势。节奏上别贪，前两周只干一件事——让一个LED在安路板子上稳定闪起来，PLL配好、约束写对、下载稳定。这一步通了，再往上加串口、ADC这些才有意义。你们板子到手了没，还是还在选型？

先对齐一下场景：三个人，一个硬件、一个点灯Verilog、你管架构但约束也只懂皮毛，去年还栽在时序不收敛上。那我给个跟常规建议不太一样的角度——别急着排分工表，先排一个退出机制。

两个月最大的风险不是谁不会约束，而是到了八月发现板子根本起不来，三个人互相等。所以第一步是买保险：让你们用的安路板子先跑官方示例工程，哪怕它跟赛题毫无关系，只要能把官方例程下载进去、LED按预期动，就说明工具链和下载链路是通的。这一步最好在暑假第一周内完成，做不成说明瓶颈在环境不在人，赶紧找卖家或论坛解决，别拖。

分工上我确实倾向于你主攻约束和联调。原因不是画板子的人学不会，而是约束这件事高度依赖对信号路径的理解，你管架构，本来就知道每个模块的输入从哪来、时钟怎么分，学起来有上下文。让他硬啃，等于让一个不熟悉设计内部结构的人去描述路径，他会背语法但不知道往哪写。

具体可以这样落地：你负责时钟定义、输入输出延迟、跨时钟域这几类约束，以及整机联调；写Verilog的队友先把模块功能在仿真里跑对，仿真过了再上板；画板子的队友管供电、下载器、接口电平和外围电路，顺便把板上时钟资源、晶振频率整理成一份文档给你——这份文档对写约束非常有用，等于他用自己的强项在帮你。

一个小提醒：约束不是写完就完，要配合时序报告反复看。你们可以约定每周固定一次一起看报告，谁看不懂哪条路径就当场问，比各自闷头查文档快得多。

追问一句，你们现在板子到手了吗，还是还在选型？这直接影响第一周能不能跑通官方例程。