2026年电赛FPGA控制题，队伍三个人一个只会画PCB一个只会写C，FPGA部分全压我身上，怎么分工才不崩？

先说结论：你不可能一个人把FPGA全包还兼顾联调，必须把「改参数」和「写逻辑」分开。控制题里FPGA真正吃人的地方往往不是算法，而是接口时序和顶层拼装。所以切法可以这样：你负责接口层和顶层集成，算法层尽量让写C的队友参与——很多控制算法用状态机或定点运算描述，他懂控制逻辑就能帮你翻译成伪代码甚至改参数。硬件队友别只画板，让他负责板级验证和电源、电平、连接器定义，提前把引脚约束文件给你。可复用IP优先封装三类：UART收发（带FIFO）、PWM/定时器、通用状态机模板。这些模块参数化，队友改个分频系数或占空比就能用。另外强烈建议留一个人专职联调与文档，通常是硬件那位，因为改板子他最快。你们现在板子定了吗，还是还在选型阶段？

先把最容易崩的地方定死：你不可能既写逻辑又当全队联调接口人。硬件那位别只画板，让他顺手把引脚约束、电源树、连接器定义整理成一份表，你直接拿这份表生成约束，省掉来回问电平的时间。写C的队友不要闲着，让他把控制算法写成定点伪代码或状态转移表，你照着翻译成Verilog，参数比如分频系数、PWM占空比、PID系数全部提到顶层parameter或寄存器，他改数字你重综合就行。你自己只守三块：接口层（UART/I2C/SPI收发带FIFO）、算法层翻译、顶层例化。提前封装好UART、PWM、通用状态机三个IP，队友改参数就能跑。留一个人专职联调文档，通常是硬件那位，因为他改板子最快。你们板子选型定了吗，还是还在纠结主控？

先别急着分代码，先把「谁改什么」定下来。控制题里FPGA最耗人的往往不是算法本身，而是接口时序和顶层拼装，所以你自己只守三块：接口层（UART/I2C/SPI收发带FIFO）、算法层的翻译落地、顶层例化连接。硬件那位别只画板，让他顺手把引脚约束、电源树、连接器定义整理成一张表，你直接拿表生成约束，省掉反复问电平的时间。写C的队友别闲着，让他把控制算法写成定点伪代码或状态转移表，参数像分频系数、PWM占空比、PID系数全部提到顶层parameter或寄存器，他改数字你重综合就行。提前把UART、PWM、通用状态机封装成参数化IP，队友改参数就能跑。你们板子选型定了吗，还是还在纠结主控？

核心就一句：你只当集成和接口，别当全栈。UART、PWM、状态机提前做成参数化模块，写C的队友改系数，画板的队友出引脚表，你只管连线和时序。你们现在板子定了没？

先说个反直觉的判断：你们队去年崩，大概率不是因为FPGA代码写不完，而是因为「联调期没人负责」这件事在赛前没被当成一个岗位。三个人都以为联调是「大家一起弄」，结果真到赛场上，画板的觉得逻辑不归他管，写C的觉得时序不归他管，所有跨界的锅最后都回流到你身上。所以今年的分工，第一步不是切代码，是先把联调这件事指定给一个人。

为什么联调必须专职？因为控制题的FPGA，真正吃时间的从来不是算法本身。算法你照着C队友的伪代码翻译，半天能出个能跑的版本；但接口时序对不上、顶层拼装漏了信号、约束文件引脚写错，这些坑是持续消耗的，而且会在最后48小时集中爆发。去年你们「最后两天全在补锅」，补的多半就是这类东西。让硬件那位兼联调是最划算的：他改板子最快，示波器、逻辑分析仪、飞线这些活他上手最顺，而且他本来就懂电平和连接器定义，出问题定位硬件还是逻辑，他判断得比你快。

然后是代码怎么切。原则是：你只当集成者和接口层，别当全栈。具体守三块——接口层（UART收发带FIFO、SPI/I2C从机）、算法层的翻译落地（把C队友的定点伪代码或状态转移表变成Verilog）、顶层例化连接。算法本身的设计、参数整定、控制策略，尽量推回给写C的队友，让他输出伪代码或者参数表，你只负责翻译和综合，不要让他当甩手掌柜。

可复用IP提前封装三类就够覆盖控制题大部分场景：UART收发（带FIFO，波特率参数化）、PWM/定时器（频率和占空比走寄存器或parameter）、通用状态机模板（状态数和转移条件参数化）。这三个封装好，队友改分频系数、占空比、PID系数，你重综合就行，不用他碰RTL。硬件那边别只画板，让他顺手把引脚约束、电源树、连接器定义整理成一张表，你直接拿表生成约束，省掉反复问电平的时间。

最后提醒一个容易忽略的点：把「谁改什么文件」写下来贴在群里。控制题最怕的是比赛中期有人手贱改了顶层或者约束，没人知道是谁改的。分工模板网上很多，但真正救命的往往是这种最土的东西。你们板子选型定了吗？如果主控还没定，IP封装的方向可能还得再调。