2026年FPGA大赛备赛，队伍里三个人都只会写Verilog模块，系统联调阶段接口对不上，怎么分工才能不互相甩锅？

先定接口再写代码，这句话说起来简单，但你们现在最该做的其实不是写文档，而是先冻结三件事：时钟方案、复位方案、每个模块的端口表。时钟最容易打架，建议在顶层只留一到两个时钟源，跨时钟域的地方统一用异步FIFO或者两级同步器，别每个模块自己随手分频。端口表用Excel或者Markdown维护就行，列清楚模块名、信号名、位宽、方向、时钟域、复位极性，写代码前大家对着这张表例化，不允许私自改。每天固定一个时间点做集成仿真，比如晚上八点，谁改动了就当场拉最新代码跑一遍。版本管理一定要用Git，哪怕只是三个人，也开分支，主分支只放能编译通过的版本。分工上可以一人负责顶层集成和时钟复位，另外两人分别守各自模块和测试激励，出问题先看接口表，不要先怀疑别人逻辑写错。你们现在有接口文档了吗，还是连端口命名都还没统一？

先别急着写代码，你们现在最大的问题不是分工，是没人负责『边界』。三个人各写模块，边界就三样：端口定义、时钟、复位。建议先抽半天开个会，把顶层图画出来，谁跟谁连、每个接口是同步还是异步，当场敲定，用一张Markdown表记下来，字段就写信号名、位宽、方向、时钟域、复位极性，谁要用谁照着例化，不许自己改。然后定规矩：每人只动自己模块内的文件，顶层和约束文件归一个人管，其他人要改先提出来。联调顺序从最靠近输入的那条数据流开始，一个个接，别三个模块一起上。每天收工前跑一次整体仿真，跑不过的不许提交。你们现在顶层是谁在维护，还是三个人都能改？

先说结论：你们缺的不是分工表，是一份签过字的接口清单。两个月其实够用，前提是先把端口表冻结。做法很土但有效：建一个共享表格，列模块名、信号名、位宽、方向、时钟域、复位极性、有效电平，每个人写自己模块的输出列，输入列由对接的人确认。定稿后谁要改必须先说，改完当天同步更新表格。时钟方案同时定死：顶层只留一个主时钟，需要分频就在顶层做，跨域统一走异步FIFO或两级同步器，别让各模块自己随手分频，这是『时钟域打架』最常见的来源。联调别三个模块一起上，按数据流从最靠前的一级往后接，每接一级就跑一次整体仿真。每天固定一个时间点集成，跑不过的不许提交。你们现在顶层是谁在维护，还是三个人都能改？

先定端口表吧，Excel 或 Markdown 都行，字段写清信号名、位宽、方向、时钟域、复位极性，谁改谁同步。时钟方案也当场拍死：顶层统一分频，跨域走异步FIFO或两级同步器。联调别三个模块一起上，按数据流一级一级接，每接一级跑一次整体仿真，跑不过的不许提交。你们现在顶层是谁在维护？

两个月的省赛，你们现在这个状态其实挺典型的：单模块仿真过、一上顶层就炸，本质不是谁逻辑写错了，而是没人管『边界』。先给个判断顺序：端口不匹配多半是命名和位宽没对齐，时钟域打架多半是各模块自己随手分频或复位没统一。这两类问题里，第二类更阴，因为它常常仿真过、上板才挂，到时候互相甩锅都找不到证据。

所以第一件事不是分工，是冻结接口协议。找张表，Excel 或 Markdown 都行，字段就写：模块名、信号名、位宽、方向、时钟域、复位极性、有效电平。每个人只填自己模块的输出列，输入列由对接的人确认，谁改谁同步更新。表没定稿之前谁也别开写顶层。

第二件事是时钟方案当场拍死。顶层只留一个主时钟源，要分频在顶层做，别让每个模块自己分。跨域的地方统一走异步 FIFO 或两级同步器，写进表里，别一个人用打两拍、另一个人用握手，最后谁也说不清。

第三件事是联调顺序。别三个模块一起上，按数据流从最靠前的一级往后接，每接一级跑一次整体仿真，跑过了再往下接。每天固定一个时间点集成，比如晚上八点，跑不过的不许提交。Git 一定要用，主分支只放能编译通过的版本，谁覆盖了谁的代码当场就能查出来。

分工上我的建议是：一个人专门守顶层集成加时钟复位，另外两人各守自己的模块和测试激励，出问题先看接口表，别上来就怀疑别人逻辑。这样甩锅的空间会小很多，因为边界是白纸黑字写着的。

你们现在端口命名统一了吗，还是三个人各叫各的？