2026年FPGA大赛备赛，队伍里三个人都只会写Verilog模块，系统联调阶段接口对不上，怎么分工才能不互相甩锅？

先说你最关心的那句：该不该先定接口文档。答案是该，但重点不是『写一份文档』这个动作，而是把接口从口头约定变成可执行的约束。你们三个人各自模块仿真都过，一到顶层就崩，九成不是谁水平差，而是三份脑子里的假设不一致：你以为 data_valid 跟 data 同拍，他以为晚一拍；你以为复位是高有效同步，他写的是低有效异步。这种东西靠开会喊两句是定不下来的。

真正有效的做法是先冻结两样东西：接口协议和时钟方案。接口协议包括每个端口的位宽、方向、有效电平、时序关系（同拍还是打一拍）、背压怎么处理。别用 Word 写，用 Excel 或 Markdown 表格维护一张端口表，谁改了必须改表并知会另外两人，表是唯一事实来源。时钟方案更关键：整条数据流用几个时钟、跨域在哪几处、每处用异步 FIFO 还是握手同步。大二队伍最常见的翻车点就是随手用了两个 always 块的不同时钟，仿真看不出来，上板必炸。建议能单时钟就单时钟，非跨不可的地方集中在一两个模块里，别撒得到处都是。

分工上，两个月时间别再按『一人一个算法模块』切了。更稳的切法是按数据流分层：一个人负责采集/输入侧和它的跨域，一个人负责核心运算，一个人专门做顶层集成加验证。第三个人其实是最重要的角色，他不管写新功能，只管把别人的模块接起来、写 testbench、跑回归。很多队伍失败就是因为没人专职干这个，大家都想写『有技术含量』的模块，集成成了没人认领的活。

联调顺序也有讲究。别等三个模块全写完再一起接，那叫一次性爆炸。正确节奏是每天固定一个时间点做集成仿真，哪怕只接了半个链路。先把最靠近输入的一级和它的下游接上，用真实激励跑通，再加下一级。每接一级就提交一次 Git，commit message 写清楚接了哪段。Git 这件事你们现在就该补上，三个人各写各的文件最后靠 U 盘拷来拷去，冲突丢代码是必然的。分支可以简单点：主干保持可仿真，谁做实验谁开分支。

最后一句提醒，端口对不上时先别急着改代码，先回去对那张表，八成是表本身就没写清楚。你们现在顶层例化的报错具体集中在哪些信号上，是位宽还是时序？

先说结论：你们现在缺的不是分工表，是「谁说了算」的机制。三个人各写各的模块都能过仿真，说明个人能力没问题，问题出在每个模块的边界条件都是自己脑补的。你以为是 data_valid 和 data 同拍，他以为是晚一拍；你复位用高有效同步，他用低有效异步。这种分歧在单独仿真里永远暴露不出来，因为 testbench 是你自己写的，你按自己的假设喂激励，当然全过。一到顶层，两个错误假设撞在一起，波形就花了。

所以接口文档要定，但别把它当成一项「写文档的任务」，那会变成走形式。真正有用的是把口头约定变成可执行的约束：每个端口的位宽、方向、有效电平、时序关系、背压怎么处理，全部落到一张表里。用 Markdown 或者 Excel 都行，关键是谁改了必须改表并通知另外两个人，表是唯一事实来源。更狠一点的做法是直接写一个 interface 或者把端口定义抽到一个 common 文件里，顶层例化时用同一份声明，编译期就能挡住大部分不匹配。

时钟方案比接口更容易被忽略。你们要先坐下来把整条数据流画出来：一共几个时钟、跨域发生在哪几处、每处是用异步 FIFO 还是两级同步器加握手。这个定下来之后，模块内部的时序假设才有依据。大二队伍最常见的坑就是各人按自己顺手的方式处理跨域，最后顶层到处是亚稳态。

分工上我建议按数据流切，不要按「你写 FIFO 我写 UART」这种功能切。按数据流切的好处是每个人负责一段完整的通路，接口自然收敛在少数几个点上，联调时责任清晰。再配一个集成负责人，不一定是水平最高的，但要是最熟悉整体数据流的那个人，负责维护端口表和顶层。

联调顺序也有讲究。别等三个模块都写完再合，那样一定崩。每天固定一个时间做集成仿真，哪怕模块还没写完，先用 stub 把接口占住，保证顶层能编译能跑。用 Git 管理，每人一个分支，合并前必须过一遍顶层仿真。这样出问题时能快速定位是谁的改动引入的。

两个月其实够用，前提是别再各自闷头写。你们现在最该做的是花一个下午把端口表和时钟图画出来，然后按数据流重新分一次工。你们现在顶层用的是自己写的 testbench 还是想接实际板子上的信号？这个会直接影响联调顺序怎么排。

你们这个阶段我太熟了，大二三个人各写各的模块，单独仿真全绿，一例化就炸。核心不是谁菜，是你们从来没做过一件事：把接口当成一份『合同』冻结下来。我建议先别急着分模块，先花半天坐下来干三件事。

第一件，画一张顶层数据流图，标清楚有几个时钟、每个模块吃什么、吐什么、什么时候吐。画完你会发现很多分歧当场就暴露了：A 以为数据是 valid 同拍有效，B 以为要打一拍；A 的复位是高有效同步，B 写的是低有效异步。这些假设在各自 testbench 里永远撞不上，因为激励是你自己按自己的假设喂的。

第二件，把这张图落成一张端口表。用 Excel 或 Markdown 都行，字段至少要有：信号名、位宽、方向、有效电平、相对时钟、时序关系（同拍还是延一拍）、背压怎么处理。关键不是写得多漂亮，而是这张表是唯一事实来源，谁改了必须改表并通知另外两人。口头约定不算数，微信里说一句『我改成低有效了』不算数。

第三件，定联调顺序。不要三个人同时往顶层塞模块，那样波形一花根本不知道是谁的锅。常见做法是沿数据流一段一段接：先接输入采集加第一级处理，仿真过了再接下一级，每接一级跑一次集成仿真。每天固定一个时间点（比如晚上八点）全员到场跑一次集成，谁的模块挂了谁当场看波形，别隔夜甩锅。

版本管理这块，两个月省赛，Git 必须上。哪怕你们只会 commit 和 push，也比 U 盘互相拷强。约定好谁负责 merge，冲突了当面解决，别各自留一份『最终版_最终版2』。

最后说个心态问题：接口对不上不是能力问题，是流程问题。你们现在补的是流程，不是 Verilog。先冻结接口和时钟方案，再动手写，比写完了再对接口省太多时间。你们现在顶层一共几个时钟域，跨域那几处打算用异步 FIFO 还是握手同步？这个没定的话，接口表也定不完整。