2026年FPGA校招笔试，Verilog可综合与不可综合语法怎么区分？高频真题清单有哪些？

先说一个容易被忽略的点：可综合与不可综合不是「语法黑名单」，而是「这段代码能不能被映射成确定的硬件结构」。同一个 initial，用在 testbench 里没问题，用在待综合模块里给寄存器赋初值，多数 FPGA 工具（Xilinx/Altera 系）其实是支持的，但 ASIC 综合工具通常不认，所以笔试答案会随语境飘。你遇到不同公司答案不一致，多半就是没区分「仿真用」还是「综合用」。

比较稳的判断法：先问自己三个问题——有没有时间概念（#10、wait、forever 这类）？有没有不确定的迭代次数（while、边界依赖变量的 for）？有没有仿真专用的构造（$display、fork-join、real/time）？只要沾上，基本判不可综合。反过来 always @(posedge clk)、assign、if-else、case、固定边界的 for、位运算这些，是安全区。

易错点常出在几个地方：一是 for 循环，能被综合的前提是边界在编译期就能展开，写成 for(i=0;i<n;i++) 而 n 是输入端口，工具展不开就直接报错或悄悄按最坏情况处理；二是 latch，if/case 没写全分支又没给默认值，组合逻辑里就会推出锁存器，笔试特别爱考这个。跨时钟域那部分，两级同步器、异步 FIFO、握手，属于另一条高频线，别和语法题混在一起背。

刷题方向我个人建议：把「阻塞非阻塞」「latch 产生条件」「状态机三段式与编码方式」「CDC 同步」当成四个专题各刷十几道，比漫无目的地刷整套题效率高。华为、紫光、复旦微、大疆这类历年题风格偏基础加细节，拿来练手合适。你现在是纯看题还是自己写代码验证过？如果没跑过综合，光背结论很容易记混。

最后提醒一句，别把「不可综合」当成绝对不能碰。做原型验证时用 initial 初始化、用 #延时造激励，都是常规操作，关键是分清模块的用途。面试官如果追问，能说清「这段是仿真代码所以用了延时」比背清单更得分。

我按一条主线来聊：为什么笔试老在这块出题，以及你该怎么顺着这条线去准备。

核心其实只有一句话——Verilog 是拿来描述硬件的，不是拿来写程序的。你在 C 里写 while、写延时、写动态分配，编译器帮你搞定；但 FPGA 里没有「时间」这个物理量，只有时钟沿和组合逻辑的传播，所以 #10、wait、forever 这些描述「等待多久」的东西，综合器根本没法变成电路。while 的问题更隐蔽：它的循环次数依赖运行时状态，硬件没法凭空展开成固定结构，除非你能改写成固定边界的 for。

理解了这条因果，很多看似零散的考点就串起来了。为什么 always @(posedge clk) 里用非阻塞赋值、组合逻辑里用阻塞赋值？因为时序逻辑要模拟「同一时刻所有寄存器同时更新」的并行行为，阻塞赋值会引入顺序依赖，仿真和综合结果对不上。为什么 if/case 不写全会出 latch？因为组合逻辑必须对每个输入组合都有确定输出，缺分支意味着「保持原值」，而保持就需要存储元件，工具只能给你推一个锁存器。为什么 for 要固定边界？因为综合本质是「展开」，边界不定就展不开。

顺着这条线，高频考点其实就四个方向：阻塞与非阻塞的语义差别、latch 的产生条件和规避、状态机的编码方式与写法（一段/两段/三段式，二进制 vs 独热）、跨时钟域的同步手段（两级触发器、异步 FIFO、握手）。这四个你各花两三天，自己写代码跑综合看报告，比刷一百道选择题有用。

学习路径上我建议：先用一个小工程（比如 UART 收发或简易 FIFO）把语法用起来，遇到报错再回头查为什么，这样记的是「因果」不是「清单」。刷题阶段再拿华为、紫光、复旦微这类历年题做检验，重点看错题属于哪个专题，回头补那一块。

取舍上，别在冷门语法上钻牛角尖，比如 real、time、fork-join 这些笔试考到概率低、工作中也用不上，知道「属于仿真专用」就够了。真正值得花时间的是 CDC 和状态机，这两块既考语法又考设计思维，面试也常追问。你现在手头有能跑综合的环境吗？没有的话先把工具装起来，很多结论自己验证一遍就忘不掉了。

先说个容易被忽略的点：笔试里问「能不能综合」，标准答案其实取决于上下文。同一段 initial，在 testbench 里是标配，在 RTL 里给 reg 赋初值，Xilinx 和 Altera 的工具链一般认，但 ASIC 综合工具通常不认，所以你会看到不同公司答案打架。判断方法我习惯用三问：有没有时间概念（#10、wait、forever）？有没有运行时才确定的迭代次数（while、上界为变量的 for）？有没有仿真专用构造（$display、fork-join、real、time）？沾上基本就不可综合。

但光背黑名单不够，真正拉开分差的是「为什么」。比如 while 不能综合不是语法被禁，而是硬件没法凭空展开一个次数不定的循环，你必须改写成固定边界的 for，综合器才能把它展成多份并行逻辑。再比如 always 里漏了 else 分支，综合出锁存器——很多人知道结论，却说不清是「组合逻辑在某种输入下没有赋值路径，工具只能保持原值」导致的。

刷题方向上，阻塞非阻塞、锁存器条件、状态机编码（binary/one-hot/gray 的取舍）、跨时钟域同步这几块几乎每套题都有。建议别只刷一家，把几个大厂历年 FPGA 笔试题分门别类过一遍，错的题回仿真里跑一遍波形，比背答案管用。你现在是主要卡在概念区分，还是做题时知道结论但说不清原因？

我按一条主线来讲吧：别去背「可综合清单」，而是训练自己把每行代码在脑子里翻译成硬件。你之所以觉得不同公司答案打架，往往是因为题目没交代语境——是待综合的 RTL，还是只跑仿真的 testbench。initial 就是最典型的例子：在 tb 里它是标配，在 RTL 里给 reg 赋初值，多数 FPGA 工具认，但 ASIC 综合一般不看，所以答案自然飘。

判断时我会问三个问题。第一，有没有时间概念？#10、wait、forever 这类描述的「等多久」，硬件里没有对应的物理量，只能靠时钟沿和状态机去表达，所以基本判不可综合。第二，循环边界确定吗？while 和上界依赖变量的 for 不行，不是因为语法被禁，而是硬件没法凭空展开一个次数不定的循环；改成固定边界的 for，综合器才能把它展成多份并行逻辑。第三，有没有仿真专用构造？$display、fork-join、real、time 这些沾上就出局。

顺着这条线，高频考点其实是一串因果。阻塞和非阻塞的区别，本质是「同一时刻所有寄存器同时更新」这个并行语义，时序逻辑用非阻塞、组合逻辑用阻塞，是为了让仿真行为和综合出来的电路一致。锁存器怎么来的？if 或 case 没有覆盖所有分支，组合逻辑就出现了「保持」路径，综合器只好给你一个锁存器。状态机编码方式、跨时钟域同步，考的都是你有没有「硬件结构」这根弦，而不是语法记忆。

准备上，我建议你拿历年题当引子，但真正花时间的是自己写几段代码、跑一遍综合、看 RTL 图。刷题清单可以覆盖华为、紫光、复旦微、大疆这类方向的历年 FPGA 题，但别只对答案，错一道就回去翻综合报告。你现在是卡在「分不清语境」，还是「知道规则但看不懂为什么」？这两条路的补法不太一样。

我的建议是换个练法：别刷题背清单，改成自己造错。具体说，拿一段你写过的模块，故意在组合逻辑里漏掉一个 else 分支，跑一次综合，看工具是不是给你报了 latch；再把 while 改成固定边界的 for，对比综合出来的资源。做上五六次，你对「可综合」的直觉会比背十条规则都牢。

高频考点其实就那么几块：阻塞非阻塞、锁存器产生条件、状态机编码、跨时钟域同步。这几块背后是同一个问题——你的代码能不能被映射成确定的硬件结构。所以刷题时别只记答案，看到一道题先自己想「这段要是综合出来长什么样」，想不出来再去查。

真题方向可以按华为、紫光、复旦微、大疆这些历年 FPGA 题去铺，但重点是把错题归类，看自己到底是语法不熟还是硬件思维没建立。你现在手上有综合工具能跑吗？有的话练起来会快很多。

我换个角度说这件事：你背的所谓「可综合清单」，本质上不是语法规则，而是「这段描述能不能落到确定的硬件结构上」。想通这一层，题目再怎么变你都能自己推。

拿 initial 举例。它在 testbench 里是标配，用来给激励赋初值、给时钟起振。但放到待综合的 RTL 里，问题就变成「上电那一刻寄存器的值由谁保证」。FPGA 因为有配置比特流，多数工具认 initial 或声明时赋初值；ASIC 没有这个机制，复位得靠复位逻辑，所以综合工具一般不理它。你看，同一个语法，答案飘不飘取决于「目标器件有没有对应的物理实现」。笔试里两家公司答案打架，八成是题目没交代是仿真还是综合。

再说 while 和 for。区别不在关键字，在循环次数是否在编译期就能定死。while 的终止条件依赖运行时信号，硬件没法凭空展开一个次数不定的循环体；固定边界的 for 可以，综合器会把它展成多份并行逻辑。同理，#10 描述的是「等多久」，而硬件里没有时间这个物理量，只有时钟沿，所以只能判不可综合。

所以我建议你练的时候别只记结论，每看到一段代码先问自己：这段综合出来长什么样？是几个触发器加一堆组合逻辑，还是一个状态机？想不出来再去翻答案，这样归类错题才有意义——你到底是不熟语法，还是硬件思维还没建立。

至于真题方向，阻塞非阻塞、锁存器产生条件、状态机编码、跨时钟域同步这几块是绕不开的，因为它们背后都是同一个问题：你的代码能不能被映射成确定的硬件。可以先按这个主线把错题分组，而不是按公司分。

你现在手上有能跑综合的工具吗，还是只在仿真层面刷题？这决定了你练「脑内翻译硬件」的效率。

一句话：别背语法黑名单，改成问「这段能不能映射成确定的硬件」。initial 在 tb 里随便用，在 RTL 里 FPGA 多半认、ASIC 不认；#10、while、fork-join 这类沾上时间或不定次数的，基本判不可综合。

给你一条更省事的主线：把「可综合」理解成「可被综合器翻译成一个确定的结构」，而不是记一份禁用语法的清单。

具体操作上，你可以拿自己写过的模块做对照实验。比如故意在组合逻辑的 if 里漏掉 else，跑一次综合，看工具报不报 latch；再把一个 while 改成固定边界的 for，对比综合出来的资源和面积。做几次之后，你对「什么能落成硬件」的直觉会比背规则牢得多。

高频考点其实就集中在几块：阻塞与非阻塞的区别、锁存器的产生条件、状态机编码方式、跨时钟域同步。它们看着散，内核是同一个——代码和硬件结构之间的对应关系。刷题时先自己想「这段综合出来长什么样」，再对答案，错题按「语法不熟」还是「硬件思维没建立」分类。

真题方向可以往华为、紫光、复旦微、大疆这些历年 FPGA 题去铺，但别只记题面，重点是搞懂每个选项为什么错。

顺便问下，你目前刷题是纯看解析，还是能自己跑综合验证？后者进步会快很多。

其实就一句话：能映射成确定硬件结构的才可综合。initial、#10、while、fork-join、real、time 基本出局，固定边界 for、if-else、case、assign 是安全区。不同公司答案打架，多半是题目没说清仿真还是综合，别慌。你手头有综合工具能跑吗？

刷题错得多，其实不一定是语法没记住，而是你默认所有题都在同一个语境下问。我建议你先给自己立一条判定线：这段代码在综合器眼里，能不能对应到一块确定的硬件，或者至少是一个综合器愿意帮你展开的结构。能，就归可综合；不能，就归不可综合，别急着背清单。

拿 initial 说，很多人第一次做错就在这里。它在 testbench 里是标配，给时钟起振、给激励赋初值都靠它；但放到 RTL 里给寄存器赋初值，就要看目标器件。FPGA 因为有配置比特流，多数工具链认这种写法，ASIC 综合通常不认，得靠复位逻辑来保证初值。同一道题两家答案不一样，很可能就是没交代仿真还是综合、FPGA 还是 ASIC。

再说 #10 和 while。延时描述的是时间，硬件里没有这个物理量，只能换成时钟沿计数或者状态机等待；while 的麻烦在循环次数依赖运行时信号，综合器没法凭空展开成固定结构，改成上界在编译期就能定死的 for 才有机会。fork-join、real、time 也是同一类问题，它们描述的是仿真行为，不是电路结构。

一个小例子：always @(posedge clk) 里写 #5 q <= d; 和写 q <= d; 在仿真里差一个延时，在综合里前者直接就被判掉。你与其记「# 不行」，不如想「这个 5ns 在硬件里由谁保证」。

真题方向可以按阻塞非阻塞、latch 产生条件、状态机编码、跨时钟域同步这几块去铺，华为、紫光、复旦微、大疆的历年 FPGA 题都能练，但别只对答案，错题要分清楚是语法不熟还是硬件思维没建立。你现在手头有能跑综合的工具链吗？有的话拿自己写过的模块做对照实验，比刷十套题都管用。