今年电赛和集创赛好多队用安路国产FPGA做多路HDMI视频拼接，我们四路1080P输入，DDR3带宽算下来刚好卡在临界点，实测丢帧严重。老师建议换DDR4，但板子已经打样了，重画成本太高。有没有做过类似项目的同学，改帧缓存架构比如分行缓存加乒乓操作，能救回来吗？还是说必须换DDR4？求真实工程经验。
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先别急着换DDR4。四路1080P@60拼一路，DDR3理论带宽本来就悬，卡临界点大概率是访问效率太低而不是颗粒不行。先量一下实际带宽利用率，如果连六成都不到，改成分行缓存加乒乓、把行缓冲放BRAM、DDR只做整帧搬运，多半能救。板子都打了，先榨架构。你们现在DDR位宽和主频各是多少？
先别动板子。四路1080P@60拼一路，DDR3带宽本来就紧，卡临界点十有八九是访问效率低，不是颗粒不行。先量实际带宽利用率，不到六成就改分行缓存加乒乓、行缓冲进BRAM，DDR只做整帧搬运，多半能救回来。你们DDR位宽和主频各是多少？
如果我是你们队，我会先做一件事：把丢帧归因搞清楚，再决定要不要重新打板。四路1080P@60大概每路150M像素每秒，四路就是600M，加上拼接读回和缩放，DDR侧读写加起来很容易到1.2G次访问上下。DDR3在合理突发下理论带宽够，但实际有效带宽经常只有五到七成，问题往往出在跨行跳转、小突发、读写频繁切换这些地方。
改架构的思路其实就是把DDR的访问模式变「顺」：每路输入先写进行缓存，攒够若干行再整块搬到DDR，读的时候也按整帧或大块读，中间用乒乓缓冲把读写隔开，避免同一块区域反复读写切换。这样DDR看到的都是长突发顺序访问，效率能上去一截。
换DDR4不是不能考虑，但代价是重新画板、重新调时序、外设和电源都要动，周期和风险都不小。个人感觉，先把架构榨一遍，如果能稳定过测试，就没必要换。你们现在DDR单次突发长度设的是多少？
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