2026年春招FPGA岗，HR问「你做过最复杂的时序约束是什么」，我只写过create_clock和set_input_delay，这种水平是不是直接凉了？

别慌，HR 面问这个多半不是要你手撕约束，是想看你对自己简历上的东西到底碰没碰过。模板是师兄给的没关系，关键是你能不能讲清楚：那几个 create_clock 对应板子上哪路时钟、set_input_delay 的参考时钟和数值是怎么估的。回去把工程翻出来，把每条约束为什么这么写捋一遍，比背术语有用得多。你这项目主时钟大概是多少兆？

个人感觉你被问懵主要是没准备『讲给自己听』的版本。技术面能过说明基础不差，问题在于简历写了高速ADC，那面试官自然顺着问多时钟域——这不是刁难，是顺着你的项目往下挖。回去做一件事就够：把工程里每条约束逐条翻译成人话，比如 create_clock 对应哪颗晶振、分频到多少、set_input_delay 的参考时钟和 max/min 是怎么按 ADC 手册的建立保持时间估的。false path 不用急着全懂，但要能说出一种你项目里真实存在的场景，比如异步复位同步释放那一路、或者上电只配一次的配置寄存器，这些路径不该被当周期路径分析。HR 面不会让你手撕约束，他听的是你有没有亲手调过、有没有被时序违例折磨过。补肯定来得及，春招节奏还没走完，把项目重新过一遍比刷理论题划算。

先分清两件事：时序约束这块校招的期望值，和工业相机这类公司真正的门槛。多数校招岗不会要求你独立写完整 SDC，常见做法是让你能读懂、能改、能解释违例报告。但工业相机偏高速接口，面试官问得深一点也正常，因为这类岗位进来就要碰 MIPI、LVDS 或者高速 ADC 的采样窗口，约束写错直接表现为偶发花屏，很难查。

风险在哪？如果你继续把简历上那句『完成时序约束』留着，后面每一轮都可能被追问，越问越虚。有两个替代做法：一是把简历改成『参与时序约束调试』，诚实且不丢分；二是趁现在把项目里那条最紧的路径找出来，用 Vivado 或 Quartus 的时序报告看一眼 slack 是正是负，为什么负，加没加过 set_max_delay 之类的例外。哪怕你只讲清楚一条路径，说服力也远超罗列术语。

给个小例子：假设 ADC 数据随随路时钟进 FPGA，你在源同步接口上写了 set_input_delay，面试官可能问『这个值怎么来的』。你可以答：按 ADC 数据手册的 tSU/tH 加上板级走线延迟估的，再留一点余量，并说明这是静态估算，实测还要看眼图。这种带不确定性的回答反而显得你真做过。

还有个容易被忽略的点：false path 用错比不用更危险。它告诉工具『别管这条路径』，一旦你误标了真实需要收敛的路径，综合能过、上板就挂。所以面试里更稳妥的答法是先讲你怎么判断一条路径是不是真异步、有没有做同步器，再说才会考虑设 false path 或 set_clock_groups。

时间上，离春招尾声还有窗口，别去啃厚书，拿两三天把项目复盘一遍，重点准备三个问题：时钟树怎么来的、跨时钟域怎么处理的、哪条路径最紧怎么发现的。这三问答顺了，HR 面基本就稳了。你那个项目里 ADC 和 FPGA 之间是随路时钟还是系统同步？这点决定了约束写法完全不一样。

先说结论：不至于直接凉，但你得换个讲法。HR 面不是技术面，他问时序约束，八成是想验证简历上那条『高速ADC采集』你到底是亲手做的还是挂名的。你只要能把 create_clock 和 set_input_delay 这两条讲成人话，就已经赢过一半背模板的人了。具体怎么做：打开工程，找到你改过的那条 create_clock，说清楚它对应板上哪颗晶振、经过什么分频、周期是多少；再说 set_input_delay 的参考时钟是谁、max/min 是按 ADC 手册的建立保持时间加走线延迟估的，为什么这么估。能讲到这一步，HR 大概率就点头了。false path 和多时钟域不用硬答，诚实说这部分是师兄帮忙调的、自己还在补，比瞎编强得多。你项目里 ADC 的采样时钟和数据时钟是同源还是异步的？

先说个反直觉的：HR 面问这个，通常不是在考你时序知识，而是在核对简历的真实性。技术面已经过了，说明你的基础没问题，那 HR 突然抛技术问题，多半是面试官之间通了气，想确认『高速ADC采集』这条你参与了多少。所以别急着补 false path 的八股，先做一件更划算的事：把工程里的约束逐条翻译成人话。create_clock 对应板上哪颗晶振、分频系数是多少、周期怎么算出来的；set_input_delay 的参考时钟是谁、max 和 min 是怎么按 ADC 手册的建立保持时间加上 PCB 走线延迟估的。能顺口讲出这两条的来龙去脉，比背十个术语更能让 HR 觉得你确实碰过。至于多时钟域和 false path，诚实说『这部分当时是师兄主导，我还在补』，不丢分。你那个 ADC 的数据时钟是和采样时钟同源的吗？

先别给自己判死刑。HR面问这个，多半不是要你现场写约束，而是想确认简历上那条高速ADC采集你到底碰了多少。你只写过create_clock和set_input_delay，这在应届里真不算丢人——很多校招岗进来之前连set_input_delay都没改过。关键是你得能把这俩讲明白，而不是背术语。跟HR说：create_clock对应板上那颗晶振，经PLL分频到多少兆，周期就是这么来的；set_input_delay的参考时钟是ADC送过来的那个时钟，max和min是按ADC手册的建立保持时间再加上PCB走线延迟估的。能顺口讲出这两条背后的原因，比硬答false path更有说服力。多时钟域和false path答不上来，就诚实说那部分是师兄主导，你在补。现在补来得及，春招节奏还长。你那个ADC的采样时钟和数据时钟是同源的吗？

说个可能让你意外的判断：这件事的风险不在技术深度，而在简历措辞。你写『高速ADC采集』，面试官顺着往下挖多时钟域、false path，这是完全正常的追问链条，不是刁难。所以现在有两条路。第一条，把简历那句改成『参与时序约束调试』，主动降低预期，后面被问到就讲你实际做的那部分，诚实但不掉价。第二条，趁面试间隙把工程重新过一遍，挑一条最紧的路径，用Vivado或Quartus打开时序报告，看slack是正是负、为什么负、有没有加过set_max_delay或set_false_path。哪怕只讲透一条路径，说服力也远超罗列十个术语。举个具体例子：ADC数据时钟和FPGA内部采样时钟如果是异步的，这两者之间的路径本来就不该按周期关系分析，这时候才用false path或set_clock_groups；但如果同源，那就要老老实实做跨时钟约束。你项目里ADC的时钟和FPGA主时钟是同源还是异步的？这个答案直接决定你该怎么讲。

把这件事拆开看，其实有两层：一层是校招对时序约束的普遍期望，一层是工业相机这类岗位的真实门槛。普遍期望没那么高。多数校招岗不要求你独立写完整SDC，常见做法是能读懂、能改、能解释违例报告就够了。但工业相机偏高速接口，进来就要碰MIPI、LVDS或高速ADC的采样窗口，约束写错直接表现为偶发花屏，极难定位，所以面试官问得深一点是合理的。这两层的落差，就是你现在慌的根源。

真正的问题不是你不会false path，而是你把『师兄给的模板』这件事藏在了简历背后。面试官一旦察觉简历描述和实际参与度不匹配，后面每一轮都会追问，越问越虚。所以补的方向不是刷理论题，而是把项目里你亲手碰过的那部分讲成自己的话。

具体怎么做？打开工程，找到你改过的那条create_clock，说清楚它对应哪颗晶振、经过什么分频、周期怎么算出来。再说set_input_delay的参考时钟是谁、max和min是怎么按ADC手册的建立保持时间加走线延迟估的，为什么要留这个余量。这两条能讲透，已经赢过一半背模板的人。

然后挑一条你项目里真实存在、但不需要按周期关系分析的路径，比如异步复位同步释放那一路，或者上电只配置一次的寄存器，说说为什么这类路径不该被当周期路径约束。不用背false path的所有用法，讲清一个真实场景就够。

至于现在补来不来得及——来得及。春招还没走完，把项目重新过一遍比刷十套八股划算得多。你先把那条最紧的路径的slack是正是负查出来，再决定下一步补什么。你项目的主时钟大概是多少兆？