2026年FPGA大赛想冲国奖，队伍选题选「高速数据采集」还是「AI边缘推理」更容易被评委认可？

先说结论：以你们三个人的人员配置，我会优先考虑高速数据采集，但前提是选题时把指标定在自己够得着的区间，而不是一上来就冲什么多通道GSPS。原因很直接，评委看的是完整系统加上明确的实测数据，采集卡这条线天生就带着可量化的东西——采样率、有效位数、DDR带宽、PCIe吞吐、误码率，每一项都能在答辩现场拿出波形和上位机截图。AI边缘推理不是不能拿奖，而是它的评分弹性太大，你很难证明那块加速器到底有多少是你自己设计的，除非你真的把量化、算子映射、流水线调度这些环节都掰开讲清楚。

从工程路径看，采集链路是层层递进的：ADC前端和时钟先打通，能稳定采到正确数据；再把数据写进DDR，跑通乒乓缓存，测出实际写入带宽；最后走PCIe或者以太网传到上位机，做连续采集和回放。每一层都能单独出成果，哪怕最后PCIe没跑到理想速率，前面的采样和存储部分依然能写进报告。这种可退可进的特性，对三个人、时间有限的队伍特别友好。AI推理那条线则容易卡在中间：模型跑通了但延迟不达标，或者精度掉得厉害，你很难解释是模型问题还是硬件映射问题，答辩时容易被追问到答不上来。

不过采集有个坑要提前避开：别把指标定得太满。你们一个会画板、一个会Verilog、一个懂Python，这个组合其实很适合做中等速率的多通道采集，比如几十到一百多兆采样率这个区间，配合DDR3和千兆网或者PCIe Gen2。这个档位器件便宜、资料多、调试周期可控。真正难的是高速模拟前端和信号完整性，如果画板那位同学没做过高速布线，建议先用现成的ADC评估板起步，把数字链路做扎实再考虑自己做板。

至于评委偏好，一般来说技术深度和创新点是两条腿，但采集这条线你只要把自主设计的部分讲透，比如你自己写的DDR控制器仲裁逻辑、跨时钟域处理、或者针对特定信号做的触发算法，深度自然就出来了。创新点可以放在应用侧，比如做某种特定传感器的实时采集分析，而不是纯堆通用指标。

你们现在Verilog那位同学做过哪些项目，有没有碰过DDR或者高速接口？这个直接决定选题该往哪个方向压。

补一句关于AI推理的现实情况：如果你们真想做，也不是不行，但一定要选一个能讲清楚自主优化点的场景，比如把某个检测模型做定点化，自己设计卷积加速的数据流，并且拿实测的帧率和功耗对比CPU或者GPU方案。最怕的就是拿现成IP搭个框架，调调参数就交差，评委一问细节就露馅。采集这条线虽然听起来保守，但可控性强，对第一次冲国奖的队伍更稳。

先说个反直觉的点：评委给国奖，往往不是看选题本身够不够热，而是看你们的系统能不能在答辩现场完整跑起来，并且能指着某个数字说这是我做出来的。所以这两个方向真正的分水岭，不是硬核还是热门，而是哪一条你们能在有限时间里闭环。

高速采集这条线，好处是指标天然可量化，采样率、有效位数、DDR写入带宽、PCIe吞吐、误码率，随便拿一个出来都是硬碰硬的东西,而且从ADC前端、时钟、数据对齐到乒乓缓存、传输协议，每一层都能拆开讲，评委问得住。坏处也很实在：三个人里只有一个会Verilog，画板的同学如果没做过高速信号，DDR走线和电源完整性就够喝一壶，更别说眼图、时序收敛这些。一旦链路跑不通，你连演示都拿不出，指标再漂亮也是纸上的。

AI边缘推理这条线，坑在「看起来谁都能做」。你拿YOLO跑个量化模型丢到板子上，评委第一个问题就是：模型是你训的还是现成的，量化是你写的还是工具自动生成的，算子映射到PL是你自己调度的还是IP给的。答不上来，就变成调库。但如果你们真把裁剪、8bit量化、卷积流水线、片上缓存复用这些环节做出来，再配上真实的延迟和功耗数据，反而比采集更容易讲出创新点，因为评委也知道这里面有自主设计空间。

所以我的建议是这样排优先级：第一看三人技能能不能在半年内补齐采集链路的短板，尤其是画板那位有没有高速板经验；第二看你们能不能拿到稳定的ADC和开发板，器件缺货会直接毁掉选题；第三才是兴趣。如果画板的人只做过两层板、Verilog那位没碰过DDR控制器，我个人会倾向AI方向，但前提是答辩时能把自主优化点讲透，而不是只报一个mAP。反过来，如果你们有现成采集卡参考设计、有人带，那就冲采集，收益更确定。

最后提醒一句，选题前先写一页纸的验收清单，把每个指标对应到谁负责、什么时候能测出来。写不出来，说明这个题对你们还太早。你们现在手上有能用的开发板和ADC子卡吗？这个条件基本决定了后面怎么走。

先说一个很多人没意识到的点：集创赛/电赛这类FPGA赛道的评委，其实不太在意你选的是不是2026年的风口，他们在意的是『这条链路上有多少东西是你自己啃下来的』。所以高速采集和AI推理不是难易之争，而是『可证明性』之争——哪个方向你能把自主设计的那部分摆到台面上，哪个就更容易被认可。

高速采集这条线，可证明性天然强。ADC前端、时钟树、数据对齐、DDR乒乓缓存、PCIe或以太网传输，每一层拆开都能问：时钟怎么来的，跨时钟域怎么处理的，写入带宽实测多少，误码率怎么测的。评委随便挑一环，你只要有波形有截图有数字，就站得住。但它的风险在于链路是串行的——前面不通后面全废。三个人里一个画板、一个Verilog、一个Python，听起来够用，实际做起来最可能卡在信号完整性和PCB上：高速ADC的模拟前端、DDR的走线、电源纹波，这些不是写代码能绕过去的。如果板子画砸了，Verilog写得再漂亮也没演示。

AI边缘推理这条线，可证明性反而更考验叙述能力。因为『跑通YOLO』这件事门槛太低，评委见得多了，一句『这不就是调库吗』就能把你顶回去。想拿分，你必须能讲清楚：模型为什么这么裁，量化到INT8之后精度掉了多少、怎么补回来的，算子在FPGA上怎么映射的，卷积的流水线怎么排的，有没有自己做算子而不是全用现成IP。这些东西讲得出来，创新点就立住了；讲不出来，就是demo。

我的建议是，如果你们队里画板子的同学没做过高速信号，别硬上GSPS级别的采集，把指标压到自己够得着的档位——比如几十到上百MSPS、单通道，先把链路闭环，把实测带宽和误码率做扎实，这比冲高指标然后跑不通强太多。反过来，如果Verilog那位对流水线和时序有感觉，AI推理也不是不能选，但一定要提前定好『自主优化点』，别到时候答辩只能说调了个模型。

你们现在板子是自己画还是打算买现成开发板？这个直接决定选题的天花板。