2026年高职集成电路应用开发国赛，用国产安路FPGA做赛题，没有示波器只有万用表怎么调时序？

先别急着搭时钟监测，万用表测不了相位。把ILA采样深度拉满，触发条件设在ADC的帧同步或第一个数据位，抓几个周期看错位是固定的还是随机的。固定就往约束和布线延迟想，随机多半是跨时钟域没处理干净。你板子外部时钟多少兆，ADC和串口是不是同一个域？

先别自己搭时钟监测，多半是白费功夫。把ILA触发挂在帧同步或首位数据上，抓几次看错位是固定还是随机；固定就查约束和输入延迟，随机基本是跨时钟域。你ADC采样时钟和串口发送是不是同一个域？

先对齐一下你的场景：高职备赛、只有万用表和ILA、安路EG4S20，核心矛盾是「看不到模拟波形，但数字域其实全都能看」。这个前提很重要，因为它决定了你根本不需要万用表去测相位，万用表带宽和输入电容在几十兆时钟上基本没意义，别在这上面浪费时间。

我的建议是把调试拆成三层，从便宜到贵。第一层是时序报告，先跑综合实现看建立/保持余量，如果ADC采样时钟和串口发送时钟跨域了，报告里会有明显的违例路径，这比抓波形快得多。第二层是ILA，触发条件不要挂在时钟上，挂在帧同步或者数据首位，采样深度拉满，抓几个周期看错位。这里有个小技巧：可以把一个慢速计数器（比如分频到1Hz）接到LED，肉眼观察错位是不是周期性出现，虽然粗糙，但能帮你判断是偶发亚稳态还是稳定错位。第三层才是约束，先把主时钟用create_clock固定住，再调set_input_delay，输入延迟的值可以参考ADC手册的输出有效窗口估一个初值，然后上下扫几组看哪个稳定。

风险在于，如果你ADC和串口本来就是同一个时钟域，那问题可能出在组合逻辑毛刺或者复位释放不同步上，这时候调约束是治标不治本。替代做法是先把数据路径打两拍同步，再考虑时序收敛。另外提醒一句，赛题里如果ADC采样率不高，其实可以考虑用使能信号代替时钟去采样，避开跨域问题，工程上更稳。你ADC输出是并行还是串行，这个决定了后面思路完全不一样。

其实可以反过来想：与其纠结时钟相位，不如让数据自己告诉你相位对不对。做法很简单，在接收端加一个可调的延时链或者移位寄存器，把输入数据打几拍，然后对比哪一拍采到的数据稳定。如果某一拍连续多次都不错位，那这一拍对应的延时就是你的最佳采样点，直接写进约束或者综合成固定延迟就行。这比搭时钟监测电路省事得多，也更贴近工程里常见的做法。

配合ILA用效果更好：触发挂在帧同步上，同时抓原始数据和打拍后的数据，一眼就能看出错位发生在哪一级。个人感觉对高职赛题来说，这套方法足够用了，不用上太复杂的东西。你板子上ADC是并口还是LVDS，这个会影响延时链怎么搭。

先说结论：别搭时钟监测电路，性价比太低。你这块EG4S20本身逻辑资源够用，但把精力花在自检相位上，等于用数字电路去解一个本来该用约束和ILA解决的事。

我会先看综合实现后的时序报告。安路的TD工具里，建立/保持余量、跨时钟路径都会列出来，尤其是ADC采样时钟和串口发送时钟如果不同源，报告里会有明显的违例或未约束路径。这一步最便宜，几分钟就能判断是约束问题还是逻辑问题。很多人一上板就抓波形，其实先看报告能省一半时间。

然后才用ILA。触发条件不要挂在时钟边沿上，挂在帧同步或者数据首位更稳，采样深度拉满，连续抓几帧，看错位是每次固定偏移几个bit，还是随机跳。固定偏移，多半是输入延迟和布线延迟没算进去，去约束里调set_input_delay；随机跳，基本是跨时钟域没做同步，或者采样点正好落在数据跳变沿附近。

补充一个容易被忽略的风险：用LED或慢速计数器做粗相位指示，只能告诉你「偶尔错」，告诉不了你「错在哪一位」。它适合当辅助判断，不适合当主手段。真正定位还得靠ILA抓到的那几帧原始数据，人工对比发送前后的比特流。

替代做法上，如果ADC是并口输出，可以考虑在接收端加一级可调延时链，把数据打几拍，看哪一拍稳定，这比调时钟相位更直观，也不用额外硬件。这是往届赛题里比较常见的土办法，成本几乎为零。

你ADC是并口还是LVDS差分输出？这个直接决定延时链怎么搭，也决定要不要考虑源同步约束。