2026年FPGA校招笔试里「用Verilog实现带优先级的8路仲裁器」这类题，为什么应届生总在default分支和优先级编码上翻车？

先说你遇到的锁存器警告，这个其实不是语法错误，是综合器在替你补硬件。组合逻辑里只要存在「某个输入组合下我没给输出赋值」的路径，工具就认为你要保持上一次的值，于是推断出一个锁存器。casez 没写 default 就是最典型的漏赋值，因为 casez 里带 ? 的分支不保证覆盖所有输入取值。所以写这类题的第一反应应该是：我这条 always @() 里，是不是任何情况下输出都被赋过值了？最稳的写法是开头先给个默认值，比如 grant = 8'b0，然后再用 casez 覆盖有效分支，default 再兜一次。这样即使逻辑写漏了也不会出锁存器，代价只是多一点点面积。

至于优先级，考的不是你会不会写 if-else，而是你知不知道 if-else 链在硬件上是什么。它是串行的优先级结构，第一级判断要等前面所有条件，位数一多延迟就上去了。仲裁器这种题，面试官更想看你有没有意识到「优先级可以用并行结构表达」。比如 8 路 one-hot 请求，可以写成 grant[0] = req[0]; grant[i] = req[i] & ~|req[i-1:0]，这就是把串行链拆成并行的前缀逻辑，延迟是 log 级别。

我的建议是：笔试先保证功能对、无锁存器、优先级方向别搞反（最低位优先还是最高位优先，题目一般会说），有余力再写并行版本。你平时练的时候，是直接用 casez 还是习惯 if-else 链？这两种在综合报告里的资源差异挺值得对比一次的。

这类题表面考 Verilog，实际考的是你有没有把「代码」翻译成「电路」的习惯。我按一条主线说：从需求到硬件结构再到代码，最后才是语法。

先看需求。8 路仲裁器，输入是 8 个请求 req[7:0]，输出是 grant[7:0]，同一时刻只允许一个 grant 有效，多个请求同时来的时候按优先级选一个。这个「同时来」就是关键，它决定了你必须实现一个优先级函数，而不是简单的译码。

接着想硬件结构。最直觉的是 if-else 链：if(req[7]) grant=8'h80; else if(req[6]) … 这样写功能没错，但它综合出来的是一串级联的 mux 或者与或逻辑，第 8 位的判断要穿过前面 7 级的逻辑，延迟随位数线性增长。8 路还看不出问题，32 路、64 路就明显了。所以工程上更常见的是并行前缀思路：每一位的 grant 只取决于自己是否请求、以及比自己优先级更高的位有没有请求。写成 grant[i] = req[i] & ~|req[i+1:7]（假设高位优先），每一级都是独立的与门加或门，延迟是对数级的。

再说代码。组合逻辑 always 块里，第一件事是给所有输出一个默认值，这一步同时解决了两个问题：不会推断锁存器，而且默认值本身就是「无请求时输出全 0」这个语义。然后用 casez 或者直接 assign 写并行逻辑。casez 的好处是可读，适合笔试手写；并行 assign 的好处是结构清晰，适合工程。

最后才是语法细节。default 不是可有可无的装饰，它是你向综合器声明「其余情况我确实想输出 0」的手段。很多人把它当成应付警告的补丁，其实它是设计意图的一部分。

如果你现在还在校，建议拿同一个仲裁器写三个版本：if-else 链、casez 加 default、并行前缀，然后都跑一遍综合，看 report 里的逻辑级数和资源。这个对比做一次，比刷十道题都管用。你手头有能跑综合的环境吗，还是只有仿真？

说白了就一句：组合逻辑里漏赋值就会长锁存器，if-else 链写优先级就是串行延迟。笔试先保证 default 兜底、优先级方向别反，再想并行优化的事。

你问的是不是语法还是硬件思维，其实这两件事在这题里是同一件事的两面。我建议你沿着一条主线想：综合器到底把你这几行代码变成了什么电路。

先说锁存器。你在 always @() 里写 casez，分支没覆盖所有输入情况，综合器不会报错，它会推断出「保持原值」的硬件，也就是锁存器。这不是语法问题，是它根据你的行为推断出来的。仿真里那个 warning 就是在提醒你：某些输入组合下，输出没有被驱动。所以第一步永远是给默认值，开头 grant = 8'b0，default 再兜一次。这样即使你逻辑写漏了，也只是功能不对，不会多出一个你根本不想要的存储元件。

再说优先级。if-else 链写起来最自然，但你要意识到它综合出来是一串级联的 mux，第 8 位的判断必须穿过前面 7 级的路径，延迟随路数线性增长。8 路还能忍，32 路、64 路在时序上就难看了。工程上更常见的做法是把优先级编码和译码分开，或者用 one-hot 的思路：先做优先编码得到最高有效位的编号，再译码成 grant。这样关键路径短得多，代价是面积和代码复杂度。

那笔试到底考什么？我觉得考的是你有没有「看代码想电路」的反射。语法只是入口，真正拉开差距的是你写完能不能说出这行代码对应几个门、延迟大概在哪。准备方法也不复杂：每写完一段组合逻辑，先自己问三句——所有输入路径都赋值了吗？优先级方向对不对？关键路径大概多长？这三问养成习惯，仲裁器、优先编码器、状态机都能套。

你平时写 RTL 是习惯先画结构图再落代码，还是直接上键盘边写边想？这个习惯不同，准备重点会差挺多。

我换个角度说吧，这题真正想筛的是「你有没有把需求翻译成硬件结构」的能力，优先级编码只是载体。

拿到 8 路仲裁，先别急着敲 if-else。问自己：同时来多个请求时，我要的是「谁最高」还是「谁先到」？题目说带优先级，那就是选最高位，本质是一个优先编码问题。结构上通常拆成两级：第一级把 req[7:0] 压成一个 3 位编号，第二级把编号译回 one-hot 的 grant。中间那级优先编码可以用 casez 写，但一定记得 default 兜底，否则锁存器就来了。

代码只是最后一步。你如果能先把这两级结构画出来，剩下的语法就是体力活。面试官追问「延迟在哪」的时候，你答得出关键路径在优先编码那一段，比背十种写法都管用。

你现在的卡点是仿真警告消不掉，还是根本不知道该怎么拆结构？这俩的准备方向不太一样。

这类题真正考的不是你会不会写 casez，而是你有没有养成「先问这个 always 块在所有输入组合下是否都有赋值」的反射。锁存器警告之所以高频出现，是因为 casez 里带 ? 的分支天然不保证穷举：你写了 8 个分支，看起来覆盖了 req[7:0] 的每个有效值，但综合器不这么看，它只认「有没有一条路径我没给 grant 赋值」。所以最省心的写法不是去穷举所有情况，而是开头先给默认值 grant = 8'b0，再让 casez 去覆盖有效分支，default 再兜一次底。这样即使逻辑写漏了，也只是功能错，不会凭空长出一个存储元件。

优先级部分，我更愿意把它理解成「你在选哪种硬件结构」，而不是「你在选哪种语法」。if-else 链最贴合人的直觉，写起来也快，但它综合出来是一串级联的 mux，第 8 位的判断要穿过前面 7 级的逻辑，延迟随路数线性增长。8 路还看不出代价，32 路、64 路就开始难受了。工程上更常见的做法是两级：第一级把 req[7:0] 压成一个 3 位编号，第二级再把这个编号译回 one-hot 的 grant。中间那级优先编码可以用 casez 写，也可以用并行前缀的思路写，后者在路数多的时候关键路径更短。

如果你现在还在校招准备阶段，我建议把这类题当成一个模板去练：拿到题先画结构图，标出关键路径在哪一段，再落代码。面试官追问「延迟在哪」的时候，你能答出关键路径在优先编码那一段，比背十种写法都管用。你目前是仿真警告消不掉，还是结构不知道怎么拆？这两个方向练的东西不太一样。

就一句：组合逻辑里漏赋值就长锁存器，if-else 链写优先级就是串行延迟。笔试先保证 default 兜底、优先级方向别写反，再谈并行优化的事。

我更想聊的是「为什么大家总在同一个地方翻车」。其实不是语法难，是很多人写代码的时候脑子里没有电路，只有 if-else 的流程。你写 casez 没写 default，仿真器报警，你以为是语法问题，实际上是综合器在提醒你：某些输入组合下输出没被驱动，它只能推断出保持原值的硬件。这个逻辑一旦想通，你以后写任何组合逻辑都会先问自己一句「我这条路径全覆盖了吗」。

优先级那部分也是同理。if-else 嵌套写起来最顺手，但它对应的是一串串行的判断链，第一级要等前面所有级都判完才知道结果。8 路还撑得住，路数一多延迟就上去了。想优化的话，思路是把「选最高位」拆成并行的两段：先用优先编码把请求压成编号，再译回 one-hot。这样关键路径短很多，代价是多一点面积。

所以我的建议是：别把这类题当语法题刷，把它当成「需求翻译成硬件结构」的练习。你练的时候可以先画结构，再写代码，最后才去调语法。你现在手上有具体的仿真波形卡住了吗？

说白了就是脑子里没电路。casez 不写 default，综合器不知道某些输入下输出是啥，只能给你保持原值，锁存器就这么来的。if-else 写优先级也一样，你以为在写分支，其实在串一串 mux。写之前先想清楚这拍电路长啥样，语法只是最后一步。

说个最实用的自检习惯吧：写组合逻辑前先在心里默念一句『这个块的每个输出，在所有输入组合下我都喂过值了吗』。casez 之所以容易长锁存器，是因为带 ? 的分支天然不穷举，比如你写了 req[7]、req[6]、req[5]，剩下的组合综合器不管，它只看到『有的输入我没赋值』，于是给你插一个保持原值的硬件。解法不是去把 16 种情况全列出来，而是开头先给 grant = 8'b0 打底，再让 casez 覆盖有效分支，最后 default 再兜一层。这样即使逻辑写漏，结果只是功能错，不会凭空多出存储元件。优先级那半边同理，写之前先想清楚你要的是『选最高位』，方向别写反。你现在的卡点到底是锁存器消不掉，还是优先级方向总搞混？