2026年FPGA校招笔试突然爱考「用Verilog描述一个带优先级的仲裁器」，这类题到底在筛什么能力？

这类题筛的不是状态机功底，而是你有没有把硬件当硬件想。固定优先级仲裁器其实就三段：优先级编码（谁最高且有效）、请求锁存（req 打拍或保持）、授权互斥（同一拍只能有一个 grant 有效）。很多人卡住是因为一上来就想「定义状态」，但仲裁器根本不一定要状态机，纯组合加一级寄存就能跑。你可以先写四路 casez 优先编码，再用 always 块把 grant 打一拍，最后自己画波形验证 grant 不会同时拉高两路。轮询仲裁才需要状态或指针，笔试里出现概率低一些，但知道思路没坏处。真要说筛什么，就是看你会不会把「优先级」翻译成组合逻辑、把「公平」翻译成寄存器状态。你平时写代码是先画波形还是先写 RTL？这个习惯基本决定这类题卡不卡。

我在一线做逻辑设计，面试应届生时看这类题，其实不指望你写出多优雅的轮询仲裁，主要看三件事有没有下意识做出来。第一是优先级怎么落成逻辑。四路请求，固定优先级最省事的是 casez 或 if-else 链，但要注意综合出来是串行比较链，路数一多路径就长。第二是授权互斥。grant 是独热码，任何一拍只能一位有效，这个约束得在代码里显式保证，而不是靠「我觉得不会同时拉高」。第三是时序意识。笔试爱让你画波形，本质是看你知不知道 req 是异步来的、grant 是要寄存输出还是组合输出，寄存输出会晚一拍但时序干净。

这两年的变化，我个人感觉是从「考语法」往「考工程判断」偏。三分频那种题答案是唯一的，仲裁器不是。你写组合输出、打一拍输出、加不加锁存，都能自圆其说，面试官想看的是你能不能讲清楚代价。比如组合 grant 反馈到 req 端可能形成组合环，实际总线里通常要寄存；再比如高优先级长期占线会饿死低优先级，这才引出轮询。

准备路径我建议别背模板，按三步走。先用 if-else 写固定优先级，仿真确认；再改成 casez 看综合报告里的逻辑级数；最后加一个轮询指针，用状态或计数器实现，体会「公平」是怎么用寄存器换来的。牛客上那些波形题，你拿 Vivado 或 Quartus 跑一遍仿真，比看十篇面经有用。

常见误区有三个。一是把仲裁器当纯 FSM 硬套三段式，结果写出一堆没必要的状态；二是忘了 req 和 grant 的握手关系，grant 拉高后 req 什么时候能撤；三是忽略复位后 grant 初值。这些细节面试官一问就露。

顺带说一句，别只盯着「四路」。变体常见的有带 mask 的、带 lock 的、多主多从的，但核心还是优先级加互斥加时序。你手头有能跑仿真的环境吗？有的话拿真题波形自己复现一遍，比背速写模板扎实得多。

换个角度提醒你一个容易踩的坑：这类题最大的风险不是写不出来，而是写出来「能仿真过但综合后时序崩」。固定优先级用 if-else 链，四路还好，八路、十六路的时候关键路径会明显变长，笔试不考但面试官可能追问「你怎么优化」。常见做法是拆成树形比较或者先分组再汇总，而不是一条长链。

另一个替代思路是别急着上轮询。很多人一听「公平」就写复杂状态机，结果代码又长又容易错。其实可以先问清楚题目要求：是固定优先级就够，还是明确要 round-robin。如果是后者，用一个 one-hot 指针加优先级旋转就够了，不需要完整 FSM。

给你个小例子：四路 req，grant 用独热。固定优先级可以写成 grant[0] 最高，那么 grant[0] = req[0]，grant[1] = req[1] & ~req[0]，依此类推。轮询就是把起始点随上一次授权移动，本质是把 req 向量循环左移再走同一套逻辑。抓住这个「同一套逻辑加旋转」的视角，变体就不慌了。

最后，别忽略复位和 grant 初值，仿真里这些细节最容易翻车。你目标岗位是偏 FPGA 还是 ASIC 前端？两者对时序收敛的要求侧重点不太一样。

其实没那么玄，核心就一句话：看你能不能把「优先级」翻译成组合逻辑，再把「公平」翻译成寄存器状态。四路固定优先级直接 casez 或 if-else 链就行，别一上来就想定义状态机。轮询才需要指针。你先把组合 grant 写出来，再想打不打拍，比纠结状态机有用得多。你平时是先画波形还是先写代码？

给你一个能直接上手的顺序：先只做固定优先级，四路 req 用 casez 从高到低扫一遍，grant 先做成组合输出，跑个简单 testbench 看波形，确认同一拍只有一位 grant 有效。这一步通了，你其实已经拿到这道题的大半分。然后再加一级 always 把 grant 打拍，体会组合输出和寄存输出在时序上的差别，面试时能讲清楚「晚一拍但路径干净」就够了。轮询留到最后，用一个 one-hot 指针加优先级旋转，别一上来就写完整 FSM，那是最容易写错又最没必要的做法。顺带说一句，笔试画波形时记得标出 req 和 grant 的对应关系，很多人逻辑写对了但波形画得含糊，阅卷老师看不出你懂不懂时序。你平时做课设是自己搭 testbench，还是靠仿真工具看波形？

这类题真正想筛的，我觉得是「你有没有把硬件当硬件想」的意识，而不是 Verilog 语法背得多熟。很多人一看到「优先级」两个字，脑子立刻跳到状态机，然后开始定义 IDLE、S0、S1，写了一大坨，结果综合出来又慢又绕。其实固定优先级仲裁器压根不需要状态，它就是一段优先编码加一个授权互斥的约束。你可以这样拆：第一层，判断哪些 req 有效；第二层，从中挑出优先级最高的那个，用独热码表示；第三层，保证任何一拍 grant 只有一位为 1。前两层是组合逻辑，第三层是你要在代码里显式写出来的不变量，不能靠「我觉得不会同时拉高」。

再往深一层，面试官常追问的是时序。四路 if-else 链综合出来是一条串行比较路径，路数少还好，一旦变成八路十六路，关键路径会明显拉长。这时候可以提树形分组：先两两比，再汇总，路径深度从线性变成对数。这个点笔试不一定考，但面试聊到你就占便宜。另一个常见变体是「带 round-robin 的公平仲裁」，这时候才引入指针寄存器，思路是记住上一次授权给谁，下一拍从它后面一位开始扫，实现优先级旋转。注意它不是完整状态机，只是一个指针加旋转逻辑，写起来比你想的短。

最后提醒一个坑：req 如果是异步来的，直接进组合逻辑会有亚稳态风险，工程上通常先打两拍同步再仲裁，grant 输出也倾向寄存一拍。笔试里你不一定写，但面试能提一句「我会先同步再仲裁」，对方基本就知道你摸过真实设计。你现在练的时候，是更习惯先画波形再写代码，还是直接开写？这个习惯挺影响这类题卡不卡。

这类题其实筛的不是你会不会写状态机，是你能不能把「优先级」和「公平」这两个词翻译成硬件结构。很多人一看到「优先级」就条件反射去定义 IDLE、S0、S1，其实固定优先级仲裁器根本不需要状态，它就是一段优先编码加一个互斥约束。我建议你按这个顺序练：先写四路固定优先级，用 casez 从高到低扫一遍，grant 用独热码输出，组合逻辑就行；跑个 testbench 看波形，确认任何一拍 grant 只有一位为 1。这一步通了，分数基本到手。然后再加一级 always 把 grant 打拍，体会组合输出和寄存输出的差别，面试时能讲清楚「晚一拍但关键路径干净」就够了。轮询留到最后，用一个 one-hot 指针加优先级旋转，别一上来堆完整 FSM。再往深一层，面试官爱追问时序：四路 if-else 链综合出来是串行比较路径，路数少还行，八路十六路关键路径就明显拉长，常见做法是树形分组，先两两比再汇总，路径深度从线性变对数。你还可以主动提一句：req 如果是异步来的，要不要先打两拍同步再做仲裁？这问题一问，面试官就知道你脑子里有跨时钟域这根弦。所以这条主线是：先把组合逻辑写对，再补寄存输出，最后想清楚公平和时序代价。你平时做课设是自己搭 testbench 看波形，还是主要靠仿真工具跑通就算？

这类题真正筛的，我觉得是「你会不会把一句自然语言需求，翻译成硬件结构」的能力，而不是状态机功底。你可以回想一下，题目说的是「带优先级的仲裁器」，这句话里有三个信息：多路请求、谁优先、最终给谁授权。它压根没提状态迁移，所以一上来就定义 IDLE、S0、S1 的人，往往是习惯性地把软件思维套上来了。

顺着这条线往深走一层，你会发现题目其实在考三个能力点，而且是层层递进的。第一层是优先级编码：四路 req 进来，怎么挑出优先级最高的那个。这是纯组合逻辑，用 casez 从高到低扫一遍，或者 if-else 链都行，输出 grant 用独热码。第二层是授权互斥：任何一拍 grant 只能有一位为 1，这个不变量得在代码里显式保证，不能靠「我觉得不会同时拉高」。第三层才是时序收敛意识：grant 是组合输出还是打一拍输出，代价是什么。组合输出反应快，但关键路径可能长，还会把组合逻辑往后级传；寄存输出晚一拍，但路径干净、时序好收。

为什么我说第三层最能拉开差距？因为前两层大部分人练几遍就会了，但第三层是工程判断，没有唯一答案。面试官问「你为什么这么写」，能讲清楚代价的人，和只会背模板的人，立刻分开了。比如四路 if-else 链综合出来是串行比较路径，路数少无所谓，一旦变成十六路，路径明显拉长，这时候你会不会想到拆树形分组、两两比较再汇总。

再说轮询。很多人一听「公平」就慌，觉得要写复杂 FSM。其实公平的本质是「记住上次谁被授权了」，那就是一个寄存器指针加优先级旋转，不需要完整状态机。你先把固定优先级写熟，再补这个指针，理解会顺很多。

准备节奏上，我建议按「组合固定优先级 → 加互斥约束 → 打拍输出 → 轮询」这个顺序练，每步都画波形验证。笔试画波形时记得标清 req 和 grant 的对应关系，很多人逻辑对但波形含糊，阅卷的看不出你懂不懂时序。你平时练这类题，是先画波形再写代码，还是直接开写？这个习惯挺影响上手速度的。

这道题其实在筛一种很具体的能力：你能不能把「优先级」这个词，拆成电路里真实存在的两根线——一根管「谁先被看到」，一根管「谁被允许输出」。很多人卡壳不是因为不会写 always 块，而是因为脑子里没有这两根线，只有一句自然语言「高优先级先响应」。

我建议你顺着一条因果链去理解，而不是背模板。

第一层，为什么固定优先级仲裁器不需要状态机？因为它的输出完全由当前输入决定——这一刻 req 是什么，grant 就是什么。没有「上一拍发生了什么」的记忆需求，所以它是纯组合逻辑。你一旦意识到这一点，就不会本能地去定义 IDLE、S0、S1 了。状态机是用来记住历史的，这里没有历史要记。

第二层，那「优先级」到底落在哪？落在编码顺序上。四路 req，你规定 req[3] 最高、req[0] 最低，那就用 casez 从高往低扫，或者写成 grant[3] = req[3]; grant[2] = req[2] & ~req[3]; 这样一层层往下屏蔽。核心动作只有一个：高位一旦有效，就把低位全部压掉。这就是优先编码的全部真相，不是玄学。

第三层，也是最多人忽略的——授权互斥。grant 必须是独热码，任何一拍只能有一位为 1。这个约束不能靠「我觉得不会同时拉高」，得在代码结构上保证：每一位 grant 都显式地和比它更高的所有 req 做与非。写完之后自己画一遍波形，随便给几组 req，看 grant 是不是永远只有一位亮。这一步做了，笔试画图题基本不会丢分。

第四层，才是时序意识，也是面试官真正想拉开差距的地方。组合输出的 grant 有风险：如果 req 是异步来的，或者下游组合逻辑很长，grant 会毛刺、会抖。这时候把 grant 打一拍寄存输出，代价是晚一拍响应，收益是关键路径干净、输出稳定。你要能讲清楚这个取舍，而不是笼统说「打拍更稳」。

轮询仲裁是进阶。它需要记住「上一轮谁被服务过」，所以这里才真正引入状态或指针——用一个 one-hot 指针加优先级旋转，而不是堆一个完整 FSM。笔试里出现概率比固定优先级低，但知道思路不吃亏。

所以准备顺序很清楚：先把组合固定优先级写熟，再加互斥约束，再补寄存输出，最后碰轮询。至于高频变体，一般是改请求路数、改「优先级可配置」、或者加一个「请求保持到被授权」的锁存要求。你现在的卡点，是写不出优先编码，还是画波形时不确定 grant 该组合还是寄存？