2026年电子设计竞赛FPGA赛道，队伍里没人会画时序约束，用「自动约束+抄往届工程」能冲到省一吗？

先说结论：只靠自动约束加抄往届工程，冲省一是有可能的，但概率取决于你们赛题的类型和当年评委的松紧，而不是取决于你们「会不会写约束」这件事本身。

得先把一个误区戳破：电赛FPGA赛道里，绝大多数题目是实时信号处理或控制类，比如图像、音频、电机、通信收发。这类设计真正吃时序的地方，往往集中在跨时钟域、外部接口采样、以及高扇出路径上。往届省一作品看起来约束写得少，很可能是因为他们的时钟本来就跑得低，或者关键路径天然短，Vivado 自动推出来的时钟周期足够松，WNS 自然转正。换句话说，人家不是不会写约束，是设计本身不需要重约束。

所以你们现在 WNS 为负，先别急着去补约束语法。按排查顺序走：第一步，看时序报告里违例的路径落在哪个时钟域，是内部主时钟还是输入输出接口；第二步，判断是不是组合逻辑层级太深，比如一个大 always 块里塞了乘法、比较、多级选择；第三步，才轮到约束本身该不该加。很多时候把一条长路径打一拍、或者把除法换成移位，WNS 直接从负几百 ps 变成正的，这跟约束无关，是 RTL 结构问题。

约束这东西，对电赛来说真正必须会写的其实就三样：主时钟周期、输入输出延迟、以及跨时钟域的 set_false_path 或 set_clock_groups。前两个决定工具往哪个方向优化，第三个是防止工具把本来异步的路径当同步路径去死磕。抄工程能抄到 XDC 文件，但抄不到「为什么这么写」，一旦你们改了时钟频率或者换了引脚，抄来的约束反而可能制造假违例，让你们误判。

评委这一端，一般来说省赛评审看的是功能演示、指标达成、以及报告里的设计说明。时序收敛报告不是每个评委都会逐页翻，但如果演示时系统偶尔跑飞、复位后状态不对、或者指标随温度漂移，答辩时被追问「时序余量多少」，答不上来就很被动。判「工程不完整」这种说法有点重，更常见的是扣分在稳定性上。

我的建议：把降频当作保底手段没问题，但要在报告里明确写出当前工作频率和余量，别装作跑到了高频。同时花两天把上面那三样约束学会，用你们自己的工程跑一遍对比，看 WNS 和资源变化。这投入产出比很高。你们现在主时钟定的是多少，关键路径大概在哪个模块？

先说个不太中听但挺关键的点：评委大概率不会去翻你的时序报告，但他们能看出你的设计是不是「跑得动」。电赛省赛的评测是现场跑功能、看现象、量指标，评委手里是评分表，不是 Vivado 的 timing summary。所以你真正要担心的不是「没写约束被判工程不完整」，而是「WNS 为负意味着你的电路在真实板子上可能根本不工作」。

把因果捋清楚：WNS 为负不等于一定跑不起来，它取决于你实际的时钟频率和器件速度等级。Vivado 默认会按你给的时钟周期去约束（哪怕你一个 XDC 都没写，它也会从 create_clock 推，或者干脆用默认），如果 WNS 只是负个零点几纳秒，而你的板子时钟本来就跑得比约束周期慢，那实测可能是好的。往届省一作品「看起来没写多少约束」，很可能就是这个原因——人家的时钟频率低，关键路径天然满足，自动约束推出来的周期比实际用的还紧，WNS 转正很正常。

但反过来说，如果你们是实时图像、高速 ADC 采样、通信收发这类题目，时钟动不动上百兆，跨时钟域又多，那没约束基本等于闭眼开车。这时候「降频凑合」是有代价的：降频可能让指标不达标，比如帧率不够、采样率不够，评测直接扣分甚至功能不通过。

所以我的建议是别把「学不学约束」当成省一的门槛问题，而是当成「保命」问题。最低限度要会三件事：一是给主时钟写 create_clock；二是对输入输出接口写 set_input_delay / set_output_delay（或者至少知道为什么需要）；三是会读时序报告里违例路径落在哪个时钟域。这三样加起来一两天能上手，不需要精通 set_max_delay、false_path 那些进阶技巧。

学约束最快的路径不是啃 UG903，而是拿你们现在这个 WNS 为负的工程当练习：打开时序报告，找到最差那条路径，看它是组合逻辑太深还是跨时钟域没处理，然后针对性加约束或者改 RTL。改完看 WNS 有没有改善，这个反馈闭环比看十篇教程都管用。

最后说句实在的：省一拼的是功能完整度加指标，时序约束是保障，不是评分项本身。你们现在最该确认的是——你们这块板子的时钟实际跑多少，题目要求的指标需不需要高频？这个搞清楚了，才知道约束到底是不是必须补的课。

先说个容易被忽略的点：你担心的「评委看不看时序报告」和「WNS 为负会不会被判工程不完整」，其实是两个不同层面的问题，混在一起想会越想越焦虑。电赛省赛的现场评测基本是跑功能、看现象、量指标，评委手里是评分表，不会去翻你的 timing summary，也不会因为你 XDC 写得少就扣「工程不完整」的分。所以你真正该关心的不是「约束写没写」，而是「WNS 为负意味着电路在真实板子上可能根本不工作」。这两件事的因果关系要捋清楚。

WNS 为负不等于一定跑不起来，它取决于你实际的时钟频率和器件速度等级。Vivado 就算你一个 XDC 都不写，也会从 create_clock 推默认约束，或者用工具默认值去分析。如果 WNS 只是负个零点几纳秒，而你的板子时钟本来就跑得比约束周期慢，那实测大概率是好的。往届省一作品「看起来没写多少约束」，很多时候不是人家不会写，而是设计本身不需要重约束——时钟跑得低，关键路径天然短，自动推出来的周期足够松，WNS 自然转正。

那你们现在 WNS 为负，先别急着补约束语法，按这个顺序排查更省时间：第一步，翻时序报告，看违例路径落在哪个时钟域，是内部主时钟还是输入输出接口；第二步，判断是不是组合逻辑层级太深，比如一个 always 块里塞了太多级运算，或者大位宽乘法、除法没打拍；第三步，看是不是跨时钟域没做同步，导致工具按最坏情况分析出很夸张的负裕量。

如果排查下来只是主时钟那条路径差一点，最省事的做法不是学约束，而是降频或者插一级流水寄存器。降频对实时信号处理类题目往往代价可接受，插流水则要小心功能时序被改动，得重新仿真验证。这两种手段比啃 XDC 语法见效快得多，也更容易在赛前有限时间里做对。

至于要不要学约束，我的判断是：赛前一周别指望从零啃透，但至少要学会看懂时序报告里违例路径的起点终点，知道是路径太深还是时钟太快。这个能力比会写 create_clock 更值钱，因为它直接告诉你该改设计还是改约束。你们现在总共有几块板子可以反复烧录验证，赛题方向定了吗？这决定了降频这条路到底走不走得通。

你们这个情况，我建议先把「评委看不看时序报告」这个问题放一边，因为它其实是个伪命题。省赛现场评测是跑功能、看现象、量指标，评委手里是评分表，不会打开你的 Vivado 工程翻 timing summary，也不会因为你 XDC 写得少就判「工程不完整」。真正会出问题的地方在另一头：WNS 为负意味着电路在真实板子上可能根本不工作，或者工作得时好时坏——这才是丢分的直接原因，而不是「没写约束」这件事本身。

那为什么往届省一看起来约束写得少还能拿奖？大概率是他们的设计本身时钟跑得低，或者关键路径天然短，Vivado 从 create_clock 推出来的默认约束就够松，WNS 自然转正。换句话说，人家不是「不会写约束靠自动混过去」，而是设计根本不需要重约束。你们现在 WNS 为负，先别急着去补约束语法，按这个顺序排查：先看时序报告里违例路径落在哪个时钟域，是内部主时钟还是输入输出接口；再判断是不是组合逻辑层级太深，比如一个 always 块里塞了太多级运算；最后才考虑是不是约束周期给得太紧、板子实际时钟本来就慢。

这里有个常被忽略的风险维度：如果你们靠降频凑合跑，功能在常温常压下测出来是好的，但比赛现场可能遇到电压波动、温度变化，或者评委换一块板子测，边缘路径就翻车了。降频能救急，但别把它当成最终方案，至少要把跨时钟域和外部接口那几条路径单独约束一下，这两处最容易被自动约束漏掉。

你们现在用的是哪块板子、主时钟大概跑多少？这个信息决定了 WNS 负多少算能忍、负多少必须改。