2026年FPGA校招笔试Verilog「三段式状态机」写出来了，但仿真波形总有毛刺，是代码风格问题还是测试平台没写好？

先说结论：毛刺大概率不是「你三段式写错了」，而是第三段用了组合逻辑直接驱动输出。三段式的第三段本质就是一个纯组合电路，next_state 和输入一有变化，输出就跟着抖，中间任何一条路径延迟不一致都会在波形上戳出几个窄脉冲。一段式波形干净，是因为它把输出和状态更新塞进同一个 always @(posedge clk) 里，天然是寄存器输出，毛刺被时钟沿挡在外面了。

那为什么面试官还强调三段式？因为工程上要的是「可读性 + 时序可控」，而毛刺的解法不是退回一段式，是在第三段后面再加一级输出寄存。也就是常说的「三段式 + 输出寄存」，写成 always @(posedge clk) out <= out_comb; 这样既保留了状态转移逻辑清晰、便于综合和时序约束的优点，又把输出对齐到时钟沿，毛刺自然消失。笔试里我建议直接写这一版，阅卷老师一看就知道你懂工程取舍，比纯三段式更稳。

还有一种替代做法是 Moore 型状态机，输出只跟当前状态有关，组合路径更短，毛刺会少一些，但只要输出是组合的，理论上仍可能有。所以别指望靠改型彻底消除，打拍才是正解。

至于 testbench，激励太随意确实会让毛刺更明显，比如输入信号和时钟沿几乎同时翻转，仿真器在 delta 周期里就会产生一堆中间态。稳妥的写法是激励用非阻塞赋值、在时钟沿之后稍作偏移再变，覆盖状态跳变的边界，比如从 IDLE 直接跳到最后一个状态、连续同状态自环这些情况。

你现在用的仿真器是哪种，波形里毛刺是出现在状态跳变的那一拍还是输入变化的瞬间？这个能帮你判断到底是代码还是激励的锅。

毛刺根源就一句话：第三段是组合逻辑，输入一变输出立刻跟着变，路径延迟不齐就冒尖。一段式没毛刺是因为输出被时钟沿锁住了。笔试想拿分就写三段式加输出寄存，再顺手把 testbench 激励改成时钟沿后偏移变化，别让输入和时钟同时跳。

这个问题值得掰开讲，因为它其实是「代码风格」和「仿真语义」两件事叠在一起，很多人混着看就绕不出来。

先看因果链。三段式里，第一段时序更新 current_state，第二段组合算出 next_state，第三段组合算出输出。问题出在第三段：它是一个纯组合函数，输入是 current_state 和外部输入。组合逻辑没有记忆，输入动一下，输出就按门电路的传播延迟重新收敛，不同路径延迟不一样，收敛过程中就会出现短暂的错误值，这就是毛刺。注意，毛刺在真实硬件里也存在，只是被后级寄存器的建立保持窗口滤掉了；仿真器把每一根中间线的变化都画出来，所以你在波形上看得特别清楚。

一段式为什么干净？因为它把所有逻辑放进同一个时钟沿触发的 always 块，输出是寄存器输出，只在时钟沿更新，中间的组合抖动根本不会出现在输出端口。代价是代码耦合度高、状态多的时候难维护、时序也难约束。

所以工程上的标准答案不是二选一，而是「三段式 + 输出寄存」：状态转移用三段式写清楚，输出那一段再补一级 always @(posedge clk) 打拍。这样可读性和无毛刺兼得。笔试里这么写，既展示你懂规范，又展示你懂毛刺，通常比只写纯三段式更容易得分。

再往深一层，testbench 的影响也不能忽略。如果激励在时钟沿同一时刻翻转，仿真器会在同一个时间步里产生大量 delta 周期事件，波形上看起来毛刺更密。规范做法是激励用非阻塞赋值，或者在时钟沿后加一个小延迟再变，并且刻意覆盖状态跳变边界，比如复位释放那一拍、连续自环、跨多个状态的大跳转。这样你看到的毛刺才是电路真实的组合行为，而不是激励和时钟打架的产物。

学习路径上我的建议是：先把「组合逻辑会产生毛刺、寄存器能滤毛刺」这条因果吃透，再动手把同一道题写成三段式、三段式加输出寄存、一段式三个版本，对比波形。你会发现毛刺只在组合输出那版出现，这个对比比背十遍定义都管用。

顺带提醒一个常见误区：有人以为加个 assign 或者换个 always 写法就能消毛刺，其实只要输出还挂在组合网络上，就消不掉。真正管用的是打拍，或者改成 Moore 型缩短组合路径——但 Moore 也只是减少，不是根除。

你目前在练的这道题，状态编码用的是二进制还是独热码？编码方式会影响组合路径长度，也会影响毛刺的形态，值得一起看看。

别急着改代码，先问自己一句：第三段是不是直接拿组合逻辑驱动了输出端口。如果是，那毛刺是它应得的，因为组合输出对输入变化天然敏感，路径延迟不齐就会冒尖。解法不是推翻三段式，是在第三段后面补一级寄存器，把组合结果打一拍再输出，也就是常说的三段式加输出寄存。这样结构还在，毛刺没了。

testbench 顺手也改一下：激励别和时钟沿卡在同一时刻翻转，稍微错开一点，波形会干净很多。

先把你那句「同一道题换一段式就干净」当成线索，而不是当成结论。一段式干净不是因为一段式更高级，是因为它的输出天然挂在时钟沿上，是寄存器输出；三段式的第三段本质是一个纯组合函数，current_state 和输入一动，输出就按门延迟重新收敛，路径长短不一，收敛过程就在波形上戳出窄脉冲。仿真器把每根线都画出来，所以你看得见；真实芯片里这些尖峰大多落在后级寄存器的建立保持窗口之外，被滤掉了，但这不代表它不存在。

所以这不是「代码写错了」，而是「你写的这段组合逻辑本来就该被后级寄存」。工程上的正解是保留三段式的结构，在第三段后面补一级输出寄存：第三段算出 out_comb，再用一个 always @(posedge clk) 把它打一拍送出去。这样状态转移逻辑依然清晰、好读、好约束，输出又对齐到时钟沿，波形自然干净。面试官说「加寄存器打拍」，说的就是这一步，不是让你退回一段式。

那笔试到底写哪种？我的建议是分场合。如果题目只要求「实现一个状态机」，你写三段式加输出寄存，是最稳的：它同时展示了你知道摩尔型输出和组合输出的区别、知道毛刺从哪来、知道怎么用寄存器消掉。如果题目明确要求输出与状态同拍、或者时序紧张，那就要想清楚这一拍延迟会不会影响功能，别机械照搬。

testbench 这边也别忽略。很多人激励是随手写的，输入在时钟沿同时跳，仿真器在同一个时刻既采样又变化，波形上就更容易看到抖动。常见做法是把激励的赋值错开半个周期，或者在时钟沿之后加一点延迟再改输入，让采样窗口干净。同时激励要覆盖状态跳变的边界：刚进新状态那一拍、连续两次快速切换、复位释放前后这几处，都是毛刺最容易冒头的地方。

本质上，毛刺这件事考的不是你背没背过口诀，而是你分不分得清「组合逻辑的语义」和「仿真看到的波形」是两回事。你现在是在准备笔试，还是已经在琢磨综合后的时序报告了？这两条路的侧重点不太一样。

毛刺不是 bug，是组合逻辑的正常行为。想消掉就在第三段后面加一拍输出寄存，笔试写三段式加寄存基本不会错。testbench 记得把状态跳变那几个边界覆盖到就行。

毛刺本来就是组合输出的常态，第三段直接驱动输出端口，路径延迟不齐就冒尖。一段式干净是因为输出挂在时钟沿上。笔试想稳，写三段式后面补一级 always @(posedge clk) 打拍，基本不会被扣分。你这个波形是状态跳变那几个时刻才有，还是整段都有？

毛刺跟 testbench 关系不大，根子在第三段：它本质是纯组合逻辑，状态或输入一变输出就抖。你换一段式干净，是因为输出被时钟沿锁住了。笔试最稳的写法就是三段式保留结构，输出再打一拍寄存。你仿真时是状态跳变那一刻才冒尖，还是输入一动就有？

先说个容易踩的坑：很多人把「波形有毛刺」直接当成代码写错了，然后开始改状态编码、改 always 块划分，越改越乱。其实你只要盯住第三段那个输出信号是不是直接连到端口，答案基本就出来了。组合输出对输入天然敏感，current_state 和外部输入一起跳的时候，各条路径延迟不一致，收敛过程就在波形上戳出窄脉冲。这跟 testbench 没关系，换个激励它还是会冒，只是你没覆盖到那个边界而已。

那笔试为什么还推三段式？因为面试官看的是你懂不懂工程规范：状态转移和输出分离、可读、便于综合和时序约束。毛刺的正解不是退回一段式，而是在第三段后面补一级输出寄存。典型写法是第三段先算出 out_comb，再单独用一个 always @(posedge clk) 把 out_comb 打一拍送出去，也就是常说的三段式加输出寄存。这样结构还在，输出对齐时钟沿，波形自然干净。

还有个细节值得注意：加了输出寄存之后，输出会比状态晚一拍。如果题目里明确要求输出和状态同时有效，你得在 testbench 里对齐这个延迟去判断，别拿旧采样点硬比，否则你会误以为功能写错了。另外激励最好错开时钟沿一点再翻转，别让输入和时钟沿同一时刻跳，波形会好看很多，也更容易看清真实行为。

所以结论是：毛刺不是风格对错，是组合输出的正常现象；笔试写三段式加输出寄存最稳。你现在的 testbench 有没有专门覆盖状态跳变那几个边界？

个人感觉这事不用纠结太久，抓一条主线就行：三段式的第三段是组合逻辑，组合输出抖是它的本性；一段式波形干净是因为输出被时钟沿锁死了。面试官那句「加寄存器打拍」就是标准答案，笔试照写三段式加输出寄存，基本不会扣分。testbench 那边把状态跳变的边界覆盖到，别让激励和时钟沿同时翻，波形就顺眼了。至于拿哪种风格更容易得分，先确认题目有没有指定必须用三段式？