2026年FPGA校招笔试Verilog代码题，为什么「用状态机实现SPI主机时序」总在CPOL/CPHA边沿采样上翻车？

其实这题考的就是协议时序，不是状态划分。CPOL决定空闲电平，CPHA决定第几个边沿采样，画个时序图标出SCLK、MOSI和采样点，模式0和模式3一眼就分清。状态机别扭多半是采样点和移位点没分开，先把这个理顺再写代码。

其实这题状态划分不复杂，难的是把采样沿和移位沿分清楚。CPOL只管空闲电平，CPHA决定第几个边沿采。建议笔试时先画四行波形：SCLK、MOSI、MISO、采样点，标出数据什么时候稳定，模式0/3立刻就分开了。状态机别扭通常是移位和采样写在同一沿了。

笔试里这类题真正筛人的地方，不是你能不能写出一个状态机，而是你能不能把「采样沿」和「移位沿」当成两件事来对待。很多人写的时候脑子里只有一个SCLK，于是采样和更新数据全塞进同一个边沿，仿真当然能跑，因为testbench的从机模型太理想，上板就崩，因为真实从机在采样沿前后需要一段建立保持窗口。

一个比较稳的推导套路：先按CPOL画出SCLK空闲电平，高还是低；再按CPHA判断数据是在第一个有效沿还是第二个有效沿被采。注意「有效沿」指的是跳变沿，不是电平。模式0是空闲低、第一个沿（上升）采；模式3是空闲高、第二个沿（上升）采——这俩采样沿都落在上升沿，但数据发出的时机差半个周期，这才是最容易混的点。

写代码时可以换个思路：不要用一个大状态机去同时管SCLK翻转和数据移位，而是把SCLK当成一个分频计数器驱动的信号，把「采」和「移」挂在计数器的不同计数值上。这样状态机只负责片选、字节计数和结束判断，时序细节交给计数器，翻车概率会低很多。代价是代码看起来没那么「状态机」，但工程上更不容易错。

另外提醒一句，笔试手写时如果题目没给从机时序图，最好主动画一张，把采样点用竖线标出来，阅卷老师看的就是这个意识。你现在的仿真里从机模型是理想打拍还是有加延迟？这个会直接影响你判断自己到底错在哪。

个人感觉，与其纠结状态怎么分，不如先把一句话刻进脑子：CPHA决定的是「第几个沿采」，不是「哪个沿采」。模式0和模式3的采样沿其实都是上升沿，区别在数据是什么时候被推出去的。所以状态机别扭，往往是因为你想用一个沿同时干采样和移位两件事，把半个周期的相位差给吞掉了。

实操上我会先固定一个字节8位、MSB先出的框架，然后只调采样时刻那一个变量，模式0和模式3各跑一遍波形对比，看MOSI相对SCLK的相位差是不是正好半个周期。对上了，再回头补状态机。

先说个可能有点反直觉的判断：这道题考的主要不是状态划分，而是你能不能把时序画出来。状态划分是结果，不是起点。

我在学校做课设时也踩过这个坑，画了个挺漂亮的三段式状态机，仿真波形一看全对，上板读从机寄存器永远是0。后来用逻辑分析仪抓了一下SCLK和MOSI，才发现数据翻转的时机比从机期望的早了一点点，从机在采样沿上拿到的还是上一位。问题不在状态数量，在于我把「移位」和「采样」放在了同一个边沿。

所以笔试时我一般先不急着写always块，先在草稿纸上画四条线：SCLK、MOSI、MISO、采样点。CPOL决定空闲电平，CPHA决定第几个跳变沿采。模式0画完，模式3画完，把两张图叠一起看，你会发现采样沿是同一个上升沿，差别全在数据什么时候被推出去。

画完图再拆状态机，采样和移位各占一个动作，别硬塞进一个沿。你平时仿真用的从机模型是自己写的还是现成的？那个模型如果太理想，也会掩盖这个问题。

先给个可能让你少走弯路的判断：这题表面考状态划分，实际考的是你能不能把「边沿」这件事拆成两个动作。CPOL 只决定空闲电平，CPHA 决定数据在第几个跳变沿被采。模式0和模式3的采样沿其实都是上升沿，真正差的是数据什么时候被推出去，差半个周期。

我一般笔试就先画两条线，SCLK 和 MOSI，把模式0和模式3各画一遍，标出采样点。画完你会发现状态机别扭，多半是因为你把采样和移位塞进了同一个边沿。真实从机在采样沿前后要有建立保持窗口，testbench 里的理想从机不会告你。

所以顺序是：先画波形对齐相位，再拆状态，采样一个动作、移位一个动作。你平时是用仿真波形判断对错，还是会上逻辑分析仪抓真实时序？

先说个容易被忽略的点：笔试里这题真正想筛的，其实不是你能不能画出状态转移图，而是你有没有意识到「仿真能跑」和「上板能跑」之间隔着一段建立保持时间。我见过太多同学，testbench 里从机模型写得特别理想，SCLK 上升沿一到，数据立马就稳了，所以怎么采都对。但真实的 SPI 从机芯片，数据手册里通常会给一个 tSU（数据建立时间）和一个 tH（保持时间），大概几个纳秒到十几纳秒不等。如果你的主机是在同一个边沿既翻转 SCLK 又更新 MOSI，那从机在采样沿上拿到的很可能还是上一位，仿真里看不出来，上板就永远是 0 或者错位。

所以准备这类题的时候，我会额外做一件事：把 testbench 的从机模型加上一点延时，模拟真实的建立保持窗口，哪怕只是 #5 这种粗糙写法，也能立刻暴露出采样和移位挤在同一个沿的问题。这个习惯在笔试手写代码时用不上，但在你平时的课设和竞赛里特别值。

另外一个风险点是分频。很多人笔试时把 SCLK 直接当成时钟去驱动状态机，这在实际工程里是禁忌，因为 SCLK 是分频出来的，不是全局时钟，用它当时钟会引入各种时序问题。稳妥做法是系统时钟驱动状态机，用一个计数器产生 SCLK 的翻转使能，采样和移位都在系统时钟域里完成。

你现在是准备秋招提前批，还是还在打基础阶段？如果是前者，我建议先把这套「系统时钟+分频计数器+采样移位分离」的框架练熟，笔试和面试都能用上。

这道题我想从「它到底在考什么」这个角度聊深一点，因为很多同学一开始的方向就偏了。

大家看到「用状态机实现 SPI 主机时序」，第一反应往往是去设计状态：空闲态、起始态、发送态、接收态、结束态，画得漂漂亮亮。但 SPI 主机的难点根本不在状态数量上，而在时序相位上。状态划分是时序推导完之后自然浮现的结果，不是起点。你如果先搭状态机再往里填时序，大概率会写出一个「看着合理但采样点错半个周期」的东西。

为什么 CPOL/CPHA 这么容易翻车？因为它描述的是两个独立的自由度：CPOL 决定空闲时 SCLK 是高还是低，CPHA 决定数据在第一个跳变沿还是第二个跳变沿被采样。这两个组合出四种模式，而模式 0 和模式 3 恰好采样沿相同（都是上升沿），只有数据发出的时机差半个周期。人脑在处理「边沿」这个词的时候，很容易把「采样」和「翻转」混成一个动作，这就是翻车的根源。

那通用套路是什么？我的建议是先画波形再写代码，而且画波形的时候不要只画 SCLK 和 MOSI，一定要把采样点单独标出来，用一个小箭头或者竖虚线。画完模式 0，再画模式 3，把两张图上下叠着看，你会很直观地发现：采样沿是同一个，但 MOSI 翻转的时刻整整差了半个 SCLK 周期。这个视觉冲击比看十遍文字描述都管用。

画完图之后再拆状态机，原则是采样和移位分成两个动作，不要挤在一个边沿。具体实现上，我更推荐用系统时钟驱动一个分频计数器，计数器产生 SCLK 的翻转使能和采样使能两个信号，状态机只负责字节级的流程控制。这样 SCLK 不是一个时钟，而是一个被计数器翻转的信号，采样和更新数据各走各的使能，相位关系一目了然。

从学习路径上看，如果你现在还在校招准备阶段，我建议把这类题当成一个「时序思维训练」的载体，而不是死记四种模式的结论。因为面试官如果追问「模式 1 和模式 2 呢」，你如果只是背了模式 0 和 3，就露馅了。真正掌握的方法是：拿到任意一个模式，先定空闲电平，再数第几个跳变沿采样，然后推出数据应该在哪个沿之前稳定。这个推导链条一旦建立起来，四种模式都是一遍过。

最后提醒一个常见的误区：很多同学觉得仿真波形对了就万事大吉，但 SPI 这类同步串行协议，仿真对不代表时序对，因为你的 testbench 从机太理想了。平时练习时可以刻意给从机模型加一点采样窗口约束，逼自己去关注建立保持时间，这个习惯到了真实项目里会救你很多次。

先聊个容易被忽略的风险点：很多人把「状态机实现SPI主机」当成一道状态划分题去准备，结果笔试时状态画得挺规整，一到采样边沿就露馅。其实这题真正筛人的地方，是你有没有意识到「采样」和「移位」是两个独立的动作，不能挤在同一个SCLK边沿上完成。

我见过一个挺典型的翻车例子：有同学写模式0，SCLK上升沿一到，always块里同时把MISO采进来、又把下一位推上MOSI。仿真波形一看全对，因为testbench里的从机是理想的，数据永远稳在那儿。但真实从机芯片datasheet里一般会给tSU/tH，几个纳秒到十几纳秒，你同一个沿既采又移，从机拿到的大概率还是上一位。

替代做法其实很简单：把SCLK当成一个由计数器分频出来的信号，数据在「非采样沿」更新，采样沿只负责采。这样采样点和移位点天然错开半个周期，模式0和模式3的相位差也就自然对上了。

笔试时间紧的话，别急着写always块，先在草稿纸上画四行波形：SCLK、MOSI、MISO、采样点标记。CPOL定空闲电平，CPHA定第几个跳变沿采。画完模式0再画模式3，两张叠一起看，你会发现采样沿都是上升沿，差别全在数据什么时候推出去。

你平时判断对错是靠仿真波形，还是会上逻辑分析仪抓真实时序？如果只靠仿真，建议给testbench从机模型加点延时，哪怕#5这种粗糙写法，也能立刻暴露问题。

这道题我想顺着「为什么仿真对、上板错」这条线往深挖一层，因为它其实暴露的是很多人学Verilog时的一个通病：把时序问题当成逻辑问题来做。

先说清楚SPI的两个自由度。CPOL只管一件事——空闲时SCLK是高还是低。CPHA管另一件事——数据在第一个跳变沿还是第二个跳变沿被采。注意是「第几个跳变沿」，不是「哪个电平沿」。这两个组合出四种模式，而模式0和模式3的采样沿恰好都落在上升沿上，真正差的是数据被推出去的时机，差了半个周期。人脑处理「边沿」这个词时，很容易把采样和翻转默认绑在一起，这就是翻车的根源。

那为什么仿真看不出来？因为大多数人的testbench从机模型是这么写的：SCLK一上升，立刻把当前MOSI值读走，而MOSI又是主机的组合逻辑或者同沿更新的，两者在仿真里零延时对齐，怎么采都对。真实从机不是这样，它要求数据在采样沿之前稳定一段时间（建立时间），之后还要保持一段时间（保持时间）。你的主机如果在采样沿同一个沿既采又移，从机在采样窗口里看到的就是一个正在跳变的不确定值。

所以推导顺序应该是反过来的：先画波形对齐相位，再拆状态。状态划分是时序推导完之后自然浮现的结果，不是起点。具体做法，固定一个字节8位、MSB先出的框架，先只调采样时刻这一个变量，模式0和模式3各跑一遍波形对比，看MOSI相对SCLK的相位差是不是正好半个周期。对上了，再回头补状态机，让采样和移位各占一个动作。

再往深一层说，这个思路可以迁移到很多协议题上：UART的起始位检测、I2C的应答采样、甚至DDR的读写窗口，本质都是「什么时候数据是稳的」这个问题。你把这层想通了，SPI只是其中一个特例。

如果你现在还在校，建议把这道题当成一个练手项目做完整：写主机、写带延时的从机模型、上板用逻辑分析仪抓一次真实波形。走完这一遍，比刷十道类似的笔试题管用。