2026年FPGA校招笔试Verilog代码题，为什么「用状态机实现序列检测」这题每年都考但每年都有人写错？

这题年年考，核心不是考你会不会写 always 块，而是考你有没有先想清楚三件事：检测什么、允许不允许重叠、复位后状态从哪开始。很多人一上来就画状态图，画完直接写代码，结果边界条件全错。

我自己的习惯是先列一个表，把输入序列按位推进，标出每个时刻状态应该是什么，重叠和非重叠各列一列。重叠的意思就是 101 检测到之后，最后那个 1 可以当作下一次的开头；非重叠就是检测到之后必须重新等。这两种状态转移完全不一样，你不先确认题意，写出来必错。

通用模板其实就三步：定义状态、写状态转移、写输出。状态用独热还是二进制一般不影响功能，但笔试里建议用 localparam 写清楚，可读性好。输出最好用组合逻辑或者寄存一拍，看题目要求。

你要是总错，建议先别写代码，拿纸把 1011 这种序列在重叠和非重叠下的状态序列各推一遍，推顺了再写，基本就不会翻车。你现在练的时候是直接上手敲代码，还是先画状态图？

这题考的不是状态机本身，而是你有没有把「规格」先翻译成「状态表」。很多人一上来就写三段式，写完发现重叠和非重叠混了、复位后从哪个状态起也说不清。我的做法是：先在纸上画一张表，横轴是输入位，纵轴是当前状态，把「下一个状态」和「输出」分别填进去。重叠检测的关键是命中之后回到哪：比如检测 101，命中后最后一个 1 要保留，所以回退到「已收到 1」那个状态，而不是回 IDLE。非重叠就直接回 IDLE。你只要把这张表填对，代码就是机械翻译，几乎不会错。另外注意两点：一是复位后初始状态要明确，二是输出是当拍有效还是打一拍，题目一般会写，没写就按组合输出处理。你要是总错，先别碰代码，拿 1011 这种序列手动推两遍重叠和非重叠的状态序列，推顺了再写。你现在练的是哪种序列，101 还是 1101？

这题真正卡人的地方，其实不是状态机写法，而是你有没有先判断「重叠」还是「非重叠」。我见过太多人一上来就写三段式，代码很漂亮，结果题目要重叠、他按非重叠回 IDLE，直接错。

我的建议是：先别碰代码，拿张纸把输入一位一位推进去，标出每个时刻的状态。重叠的关键是命中后不能全丢，比如检测 101，最后那个 1 要留着当下一次的开头；非重叠就直接回起点。这一步想清楚了，写代码就是机械翻译。

另外两个小坑：复位后从哪个状态起要明确；输出是当拍有效还是打一拍，题目没写就按组合输出处理。编码方式独热还是二进制一般不影响功能，笔试里用 localparam 写清楚就行。

你现在练的是哪种序列，101 还是 1101？

因为很多人把它当成「背模板」的题，其实是「读需求」的题。先问清重叠还是非重叠，再画状态，最后才写代码。顺序反了，三段式写得再漂亮也是零分。你现在练的是哪种序列？

其实这题考的不是状态机写法，是你有没有先跟出题人对齐「重叠」这两个字。很多人一上手就写三段式，写完才发现该留的后缀位丢了。下次先问自己一句：命中之后，最后那几位还能不能当下一轮的开头？

说白了就一句话：出题人想看你有没有先问清楚「重叠还是不重叠」。编码方式、三段式还是两段式，都是次要的，状态转移推错才是真丢分。下次拿到题先在草稿纸上把 101 一位位推进去走一遍，别急着开写。

我换个角度说，这题年年考、年年有人错，本质原因是它同时踩中了两个「反直觉」：一是需求里藏了一个默认前提，二是这个前提不写进代码也看不出来。

大多数同学刷题的习惯是「看题面关键词→匹配模板」。看到「序列检测」四个字，脑子里立刻蹦出三段式状态机、独热编码、localparam 状态定义，然后开始默写。问题在于，模板只覆盖了「怎么写」，没覆盖「写什么」。重叠与非重叠的差别不在语法层面，它在需求层面，而题面往往只用一句话甚至一个词暗示，比如「连续出现」「检测到后重新开始」这种表述，你不逐字读就会漏。

更麻烦的是，这个错误在仿真里也不一定暴露。如果你只跑了一组不触发重叠的测试激励，重叠和非重叠的输出完全一样，波形看着很干净，你会以为自己写对了。真正暴露是在换一组激励之后，或者面试官追问一句「输入 10101 你的输出是什么」，这时候才发现状态回退错了。所以它其实是一道「自测试能力」的题——你有没有想过主动构造能区分两种语义的激励。

我的建议是把这题从「代码题」重新归类成「规格翻译题」。练的时候不要只写代码，强迫自己先输出一份状态转移表，然后做一件事：把重叠和非重叠两种表都写出来，对比一下差异在哪几个格子。你会发现差异其实很小，通常就是命中后的回退目标不同。把这个差异点记住，比背模板有用得多。

再往深一层，这题考的是你面对模糊规格时的处理习惯。工程里规格很少写得滴水不漏，能不能主动识别歧义、主动澄清，比能不能默写三段式重要得多。笔试里没法问，那就把两种情况的代码都写出来，或者注释里写清楚你的假设，这本身就是加分项。

你现在练的时候，是习惯先写代码再想激励，还是先想清楚激励再动手？

我去年秋招前也栽在这题上，后来复盘发现真正的坑不在状态机写法，而在『需求到状态』这段翻译过程被跳过了。大多数人（包括当时的我）拿到题的第一反应是：序列检测＝三段式状态机＝默写模板。于是脑子里直接跳到 localparam S0/S1/S2、always 块、case，代码敲得飞快，但状态转移其实是凭感觉填的。问题就在这——状态机代码只是最后一步的『抄写』，真正的解题动作是前面那张状态转移表，而这张表依赖两个题面里常被一笔带过的东西：重叠还是非重叠、复位后从哪起。

为什么每年都考？因为它是极少数能在二三十分钟里同时考到『读规格』和『写 RTL』的题。需求短、代码短，但信息密度高，出题人一眼就能看出你是先想再写，还是先写再补。而且它天然有区分度：只会模板的人能写出能跑的代码，但换一组激励就露馅；真正理解的人，改重叠/非重叠只需要改一条回退边。

我后来给自己定了个死规矩，写这类题必须先做三件事，顺序不能换。第一，把目标序列写在纸角，把输入一位一位推进去，手动走一遍，标出每个时刻『已匹配到哪一段前缀』。第二，明确命中后回到哪个状态：重叠就把最长后缀保留下来（检测 101 命中后那个 1 还能当下一轮开头），非重叠直接回 IDLE。第三，确认复位初态和输出时序（当拍还是打一拍），题目没写就按最常见处理并说明假设。做完这三步，代码基本是机械翻译，几乎不会再错。

还有个反直觉的点：仿真波形好看不代表对。如果你只跑一组不触发重叠的激励，重叠和非重叠输出一模一样，你会以为自己写对了。所以自测时一定要专门构造能触发重叠的输入，比如 10101 这种，看第二组命中是不是如期出现。

编码方式（独热 vs 二进制）、两段式 vs 三段式，这些在笔试里基本不影响对错，别把精力花在这上面。你现在是卡在状态转移推不出来，还是代码写出来仿真不对？这两个方向的补法完全不一样。

这题之所以「年年考、年年错」，我觉得根本原因不在 Verilog 语法，而在它考的其实是另一项能力：把一段自然语言规格，翻译成一张无歧义的状态转移表。很多人误以为考的是状态机写法，于是把精力全花在「三段式还是两段式」「独热还是二进制」上，这些确实能拉开一点分，但它们不是失分主因。

真正的分水岭是需求里那几个默认前提。题目一般只给一两句话，比如「检测到序列 101 时输出高」，然后就没了。可这句话里至少藏了三件事：重叠还是非重叠、复位后从哪个状态起、输出是当拍还是打一拍。其中重叠与否最致命，因为它直接改状态转移。检测 101，重叠的意思是命中后最后那个 1 还能当下一轮的开头，所以命中后不能回 IDLE，而要退到「已收到一个 1」那个状态；非重叠就直接回 IDLE。这两种写法在代码上只差一个 next_state 赋值，在功能上却是两套东西。

更坑的是，这个错误在仿真里经常不暴露。如果你随手跑一组不触发重叠的激励，两种实现输出完全一样，波形干干净净，你会以为自己对了。等到面试官追问一句「输入 10101 你输出什么」，或者换一组激励，问题才现形。所以每年都有人「写对了」却在笔试里丢分，因为判题用的是能区分这两种情况的用例。

那通用模板有没有？有，但它不是代码模板，是解题流程：第一步，读题时把「重叠/非重叠」圈出来，没写就按最保守的理解并在注释里说明；第二步，在纸上画一张表，横轴输入位、纵轴当前状态，把次态和输出分别填进去，重叠和非重叠各推一遍；第三步，把表机械翻译成 always 块。编码方式、几段式这些放到最后再决定，笔试里用 localparam 写清楚状态名就够了，独热还是二进制一般不影响功能。

如果总错，我的建议是先别碰代码。拿 1011 或者 1101 这种序列，手动推一遍重叠和非重叠下的状态序列，推到不用想就能写出次态，再写 RTL。你现在练的是 101 还是 1101？