2026年电赛FPGA赛题用国产高云GW2A做多路ADC同步采集，采样时钟相位对不齐导致数据错位，怎么调？

先别急着拧PLL相位，八路错位大概率是时钟没同源或者约束没写。查一下ADC随路时钟和FPGA采样时钟是不是同一根源，然后用IOB输入寄存器把采样沿固定住。约束没做set_input_delay，工具就瞎布线，调相位当然不稳。你们板子时钟是怎么接的？

八路错位先别在PLL相位上使劲，先拿示波器确认各ADC的随路时钟是不是同一根源、走线等长不等长。国产片子工具链对跨时钟域本来就保守，时钟不同源你怎么调相位都是碰运气。你们八路的时钟是单源扇出还是各自PLL给的？

个人感觉这类问题九成出在时钟树而不是前端电路。GW2A的PLL相位偏移是粗粒度调节，用来补偿PCB走线差还行，想靠它把八路对齐基本不现实。更靠谱的做法是把八路ADC的随路时钟收进FPGA后统一过BUFG/BUFR，再用IOB输入寄存器把采样沿钉死，这样至少每路的建立保持关系是一致的。

然后是约束。很多人只写create_clock就完事，set_input_delay不写，工具根本不知道数据相对时钟的到达窗口，布局布线就是瞎走线，你看到的对齐可能只是这一版运气好。把每路的输入延迟按datasheet的tco加上板级走线差估一个范围写进去，再看时序报告里有没有violation。

调的时候别八路一起看，先拿ILA抓两路对比，慢慢加到八路。相位微调放在最后，前面没做扎实，调出来的数换个温度就漂了。

先说结论：这个题大概率不是单一原因，而是时钟树、约束、前端三样里有两样没做对，你调PLL相位只是在掩盖症状。给你一条我实际用过的排查顺序。

第一步看源头。八路ADC如果是各自独立的晶振或者各自PLL出来的采样时钟，那它们之间没有确定的相位关系，FPGA端再怎么调都是治标。电赛常见的做法是用一个时钟源扇出八路，或者用ADC的随路时钟（DCO/随路输出）直接进FPGA。先确认这一点，不对的话后面都白搭。

第二步进FPGA。把随路时钟接到全局时钟资源上，八路数据都用IOB里的输入寄存器打一拍，让采样沿由IOB固定，而不是让工具自由布局。这一步能把路间skew压下来一大截。

第三步补约束。每路写set_input_delay，参考时钟用对应的随路时钟，值按ADC手册的tco加PCB走线差来估。没约束的话工具是不知道你要对齐的，时序报告也是假的。

第四步才用ILA。抓的时候别八路全看，先两路，看它们对同一个激励（比如一个已知的阶跃或正弦过零点）的响应差几个采样点。差固定值说明是延迟问题，用相位或延时链补；差在跳说明是亚稳态或约束没收敛。

风险上提醒一句：相位偏移调得太狠会吃掉建立时间余量，实验室能跑，一上高低温或者换块板子就翻车。所以能靠结构和约束解决的，别靠调相位。你们现在八路的时钟到底是单源扇出还是各自独立的？这个定了才好往下走。