2026年FPGA毕业设计选了「基于Zynq的实时目标检测系统」，导师说工作量不够，加什么模块才能让答辩评委满意？

先对齐一下场景：你现在其实已经跨过了最难的那道坎——YOLOv5n在Zynq上量化跑通、15fps，这在本科毕设里已经是能打的水平了。导师说工作量不够，多半不是嫌你做得差，而是担心答辩时『技术深度』撑不起一个完整课题。所以加模块的核心原则不是堆功能，而是让评委看到你有取舍和权衡的能力。

从风险角度看，我建议优先加『自定义IP核 + DDR带宽分析』这条线，而不是多路视频拼接。原因很实际：拼接偏应用层，你大概率是调VDMA和AXI-Stream拼一拼，评委一问『你自己设计了什么』就容易露怯；而带宽优化是能拿出数据的——比如用AXI Performance Monitor或自己插计数器，测出DDR实际吞吐、瓶颈在哪个通道，再针对性做数据复用或乒乓缓冲，这种『发现问题-定位瓶颈-优化-量化收益』的闭环，答辩时特别加分。

一个可落地的小例子：先测当前系统DDR读带宽利用率，假设只有40%，你可以尝试把卷积层的特征图分块驻留到BRAM/URAM，减少反复读写DDR，再对比优化前后的帧率和带宽占用。这中间你会碰到时序、资源、带宽三者的拉扯，正好是评委爱问的工程细节。

替代做法是加一个轻量的后处理IP，比如NMS硬件加速或画框叠加，工作量可控且是你亲手写的RTL。多路拼接我建议放最后，除非你时间真的很充裕。

你现在的板子是哪个型号、PL侧资源还剩多少？这直接决定你能不能塞下自定义IP。

我按一条主线来讲，就是『你凭什么让评委相信这是你自己做的系统』。毕设答辩的本质不是比谁功能多，而是比谁能把一件事讲透。你现在15fps的YOLOv5n，如果只是『我调通了官方demo改了个模型』，那评委确实会觉得单薄；但如果你能把系统里每一处关键设计都讲出为什么这么做、不这么做会怎样，工作量其实已经够了。所以加模块之前，先想清楚你要补的是『功能广度』还是『技术纵深』。

从纵深这条路走，最值得投入的是数据搬运与带宽。目标检测在Zynq上真正的瓶颈，八成不在算力，而在PS和PL之间、以及PL和DDR之间的数据来回。你可以顺着这个因果链往下挖：输入图像怎么进PL，是VDMA还是自己写的DMA；预处理缩放和归一化在哪做，做了几次DDR往返；卷积中间特征图放哪，BRAM够不够，不够时怎么分块；输出后处理又怎么回PS。把这条链路上每一跳的延迟和带宽都量出来，你会发现优化空间往往比加一个新模块更大，而且这些数字本身就是答辩的硬通货。

如果要加自定义IP，我建议选一个『边界清晰、可独立验证』的小模块，比如硬件NMS、或者一个定点化的激活/量化融合单元。它的好处是你能用仿真波形、资源报告、时序报告三样东西证明它，而不是只能演示一个跑起来的画面。多路视频拼接我不太推荐作为主线，它更偏系统集成，评委追问『拼接算法是你设计的吗』时不好回答，除非你能做成任意角度、带几何校正的那种，那工作量又容易失控。

学习路径上，别一上来就啃AXI全协议，先把你现有工程里每个IP的接口和数据流画成一张图，标上位宽和时钟域，你会发现很多疑问自己就冒出来了。时间安排上，给自己留至少三周做验证和写文档，答辩问的工程细节基本都藏在文档里：为什么选这个量化位宽、跨时钟域怎么处理的、时序违例怎么收敛的、资源利用率多少、功耗估过没有。这些你都答得上来，工作量就不再是问题。

最后提醒一句，加的模块一定要能被单独测试，否则它会变成答辩现场的风险点而不是亮点。

先说结论：别急着加功能，先加「可被追问的证据」。你现在15fps这个数字，答辩老师大概率会顺着问三件事——量化是PTQ还是QAT、精度掉了多少、这个帧率是在哪一级测的（纯推理还是含前后处理）。这三问只要有一问答不上来，加再多模块也还是显得单薄。

所以我的建议是先做一条「性能归因」的线，再考虑加模块。具体做法很土但很有效：把整条链路拆成预处理、卷积推理、后处理三段，分别插计数器或者用AXI Performance Monitor测时间占比。你会发现15fps里可能有相当一部分耗在CPU侧的图像搬运和NMS上，而不是PL算力。把这个占比测出来，你就有了一个「问题」，然后针对它做优化——比如把归一化挪进PL、把后处理固化、或者用乒乓缓冲减少DDR往返。优化完再测一次，给出前后对比。这一来一回，就是评委最想看的工程闭环。

至于加什么，我个人偏向「自定义IP核」这条线，而不是多路拼接。原因不是拼接不好，而是拼接太容易变成调VDMA拼AXI-Stream，评委一问「你自己设计了什么」就容易卡壳。而自己写一个轻量的卷积加速单元、或者哪怕只是一个带流水线的定点乘加阵列，哪怕性能不如官方IP，你能讲清楚数据流怎么走、BRAM怎么分块、握手信号怎么处理，深度就出来了。

风险提醒一句：自定义IP核的坑在于时序收敛和验证，别一上来就搞大阵列。可以从单通道、小位宽做起，先跑通再扩。你现在的板子是Zynq-7000还是Zynq UltraScale+？这直接决定你BRAM和DSP的余量，也决定自定义IP能开多大。

我按一条主线说：把「能跑」变成「知道为什么能跑、为什么只能跑到这」。这是毕设从及格到优秀的唯一分水岭，加模块只是表象。

你现在手里其实已经有一块很好的原材料——一个跑通但性能平平的系统。性能平平恰恰是最好的课题起点，因为它必然有瓶颈，而找瓶颈、定位瓶颈、消除瓶颈这条链，本身就是完整的工程方法论。评委不会因为你多接了一路摄像头就高看一眼，但会因为你能说清「这15fps卡在哪、我怎么证明的、优化后变成多少」而记住你。

具体路径可以这样走。第一步是测量，别凭感觉猜。在PS侧用计时函数把端到端时间打出来，再在PL侧对关键AXI通道插计数器，或者用AXI Performance Monitor看DDR读写的实际吞吐和等待周期。这一步的产出是一张时间占比图，它告诉你钱花在哪了。常见的结果是：预处理和DDR搬运占了大头，卷积反而没想象中那么重。

第二步是针对性优化，这里才有取舍。比如你发现输入图像在PS和PL之间来回搬了好几趟，那就可以合并搬运、或者干脆把缩放和归一化做成PL里的一个流水线级；你发现权重和特征图抢DDR带宽，那就用BRAM做分块缓存、用乒乓缓冲把读写错开。每做一个改动就测一次，记录收益。这个过程里你会自然碰到BRAM不够、时序紧张、位宽对齐这些真实问题，而解决它们的过程就是你答辩时最硬的素材。

第三步才是考虑加模块。这时候加什么由数据决定：如果瓶颈在算力，加自定义卷积IP或做Winograd；如果在带宽，做数据复用和缓存层次；如果在后处理，把NMS固化。顺序反了就容易做成「堆功能但讲不出为什么」。

最后提一句替代思路：如果时间真的紧，与其加新模块，不如把现有系统做一次完整的「消融实验」——去掉量化看精度变化、去掉某一级流水看速度变化。这种实验成本低、说服力强，特别适合本科毕设的体量。你目前用的量化工具链是哪种，Vitis AI还是自己搭的？这个会影响后面优化能借用多少现成能力。

先说个容易被忽略的前提：导师说工作量不够，通常不是嫌你做得少，而是担心答辩时没有能撑起追问的『硬骨头』。所以加什么，标准只有一条——这个方向能不能让你在评委面前讲出三层因果：为什么做、怎么做的、不做会怎样。按这个标准筛，多路视频拼接是风险最高的选项：它看起来热闹，实际上大概率是调VDMA加AXI-Stream拼一拼，评委一句『这部分哪块是你自己设计的』就容易卡住。DDR带宽优化和自定义IP核则天然带数据、带取舍，更适合作为毕设的主线。

我建议你走一条因果链，而不是并列加三个模块。起点就是你现在的15fps：先别猜瓶颈在哪，动手测。在PS侧用计时函数把端到端时间打出来，再在PL侧对关键AXI通道插计数器，或者用Zynq自带的AXI Performance Monitor看DDR实际吞吐和等待周期。多数情况下你会发现15fps里有一大块耗在CPU侧的图像搬运、归一化和NMS上，而不是PL的卷积算力。这一步的产出是一张时间占比图，它就是你整篇毕设的『问题定义』。

有了这张图，第二层就自然了：针对占比最大的那一段做优化。如果是DDR往返太多，就上乒乓缓冲、把归一化挪进PL、让特征图尽量留在BRAM里分块复用；如果是后处理拖后腿，就考虑把NMS固化成一个自定义IP。注意这里自定义IP不是目的，而是你优化路径上的产物——这样答辩时你说『我为了消除这个瓶颈设计了这块IP』，和『我加了个IP核』完全是两个分量。

第三层是量化收益。优化完再测一次同样的指标，给出前后对比：帧率从15到多少、DDR带宽降了多少、资源多用了多少。这一来一回的闭环，就是评委最想看的工程方法论。至于多路拼接，如果时间还有富余，可以作为一个应用展示放在最后，但别把它当主线。

按里程碑拆的话：第一周把测量工具搭起来出图；第二到四周做瓶颈优化并复测；第五周把优化点整理成自定义IP或明确的RTL模块；最后两周补文档和答辩叙事。这个节奏本科毕设是能做完的。

你现在用的量化是PTQ还是QAT，帧率是在纯推理还是含前后处理下测的？这两个答案会直接决定你第一步该往哪挖。