2026年电赛FPGA赛题用国产高云GW2A做多路ADC同步采集，采样时钟相位对不齐导致数据错位，怎么调？

先说结论：八路错位，十有八九不是 PLL 相位没调好，而是你压根没搞清楚 ADC 的随路时钟和 FPGA 内部采样时钟是不是同源。

很多人一上来就改 PLL 相位偏移，今天转 45 度明天转 90 度，看着 ILA 波形好像对上了，换个上电周期又歪了。这种「不稳定」本身就是信号：说明你在用开环猜相位去追一个本来该被确定约束的时序。高云 GW2A 的 PLL 相位是固定的数字延迟，它补偿不了走线长度差、PCB 层间偏斜和器件间工艺偏差，而这些恰恰是多路采集错位的常见根因。

主线应该是这样一条因果链：先确认时钟同源，再让采样沿被固定，最后用约束把余量锁死，而不是靠手调。

第一步，查时钟源。八路 ADC 是各自带随路时钟（DCO），还是共用一路外部晶振？如果是随路时钟，先看每路的 DCO 是否真的同频同相，用示波器双通道同时打两路时钟，看眼图抖动和 skew。若本身就有几十上百 ps 的固定偏斜，那后面怎么调采样沿都是治标。

第二步，把采样点钉死。ADC 数据进 FPGA 先进 IOB 的输入寄存器，让采样沿紧贴引脚，别让信号先走一段通用布线再进触发器。GW2A 的 IOB 资源要显式例化或用原语约束，光写 RTL 综合器不一定给你塞进 IOB。

第三步，写约束。对每一路数据线做 set_input_delay，参考时钟用随路时钟，把 ADC 手册给的 tSU/tHD 和 PCB 走线延时算进去。八路都写，别只写一路。这一步做完，时序报告会告诉你哪几路余量是负的，那几路才是真正要挪相位的。

第四步，用 ILA 对比。抓一个已知的同步触发信号（比如外部给一个共同 start），看八路数据的对齐情况，逐路微调输入延迟或 IOB 采样沿，把余量从负调到正。注意是「逐路」，不是全局一个相位打天下。

常见误区：把 PLL 相位当成万能旋钮。PLL 只能整体挪，挪不了单路走线差。另一个误区是只看功能对，不看时序余量，电赛现场温度一变就翻车。

你们八路的时钟到底是随路还是共源，这个先确认一下，方向完全不一样。

我觉得你现在的排查顺序反了。你从「调相位」入手，但相位只是最后那一下微调，前面三件事没做，怎么调都不稳。

正确的入手点其实是约束。八路并行采集，本质上是一个多通道源同步接口问题。你要做的是：给每路数据线写 set_input_delay，参考时钟选它自己的随路时钟，把 ADC 的建立保持窗口和板级走线延时都折算进去。写完跑时序，看哪几路 slack 是负的。

如果八路 slack 全是正的还对不齐，那问题就不在 FPGA 内部，回到前端电路：查各路 ADC 的采样保持是否真的同时启动，查参考电压和地平面有没有共模干扰，查走线等长做得怎么样。

如果只有个别路 slack 负，那才是 IOB 采样沿和相位微调该出场的时候，逐路调，别全局一刀切。

你们八路用的是同一颗 ADC 的多通道，还是八颗独立 ADC？这个决定了是查同步触发还是查时钟分配。

先别急着动 PLL 相位，那个是最不该先碰的旋钮。八路错位这件事，我建议你把它当成一个纯粹的时序问题来看，而不是一个信号问题。

主线其实就一句话：让每一路的采样沿由约束决定，而不是由你的手感决定。你现在的做法是反过来的，改相位、看 ILA、觉得对上了就收工，换个上电周期又歪，这种不稳定本身就说明你在用开环猜去追一个本该被闭合约束的量。

第一步先分清时钟来源。八路 ADC 是各自带随路时钟，还是共用一路外部晶振分频出来的？如果是每路自带 DCO，那八路时钟之间本身就存在器件间偏斜，你拿一路去当基准去调其他七路，永远调不齐。这种情况必须先看板子上的时钟拓扑，是共用还是独立，这决定了后面所有步骤能不能成立。

第二步，采样沿要落在 IOB 的输入寄存器上，不要让信号先进 fabric 再打拍。IOB 里的触发器离引脚最近，抖动和延迟都可控，先进 fabric 再同步，走线延迟就变成了你无法约束的变量。这一步很多人省了，后面怎么调都是白费。

第三步才是约束。给每路数据线写 set_input_delay，参考时钟选它自己的随路时钟或者共同时钟，把 ADC 的建立保持窗口和板级走线延时折算进去。写完先跑时序，看哪几路 slack 是负的。如果八路 slack 全是正的还是对不齐，那问题就不在 FPGA 内部了，回前端查采样保持是否真的同时启动、参考电压和地平面有没有共模干扰、走线等长做得怎么样。如果只有个别路负，那才是逐路微调相位该出场的时候。

最后用 ILA 做对比，但别只看一路。把八路数据同时抓上来，用一个共同的触发条件对齐看，看错位是固定的还是随机的。固定错位多半是约束和走线问题，随机错位就往时钟抖动和电源上想。

这套顺序的核心逻辑是：先用约束把余量锁死，剩下的残差再用相位微调去补，而不是一上来就用相位去覆盖所有误差。你八路用的是同一颗 ADC 的多通道，还是八颗独立 ADC？这个决定时钟拓扑，先确认这个再往下走。

先说一个容易被忽略的点：电赛现场时间紧，很多人一上来就钻 PLL 相位，其实那是最后才该碰的旋钮。八路错位，你把它当成一个「多通道源同步接口」来看，思路会清楚很多。

核心判断就一句：每一路的采样沿应该由约束决定，而不是由你手调相位决定。你现在改相位、看 ILA、觉得对上了就收工，换个上电周期又歪，这种不稳定本身就说明你在用开环猜去追一个本该被约束锁死的量。

排查顺序我建议这样走。先确认时钟拓扑：八路 ADC 是各自带随路时钟，还是共用一路外部晶振分频出来的？如果是每路自带 DCO，那八路时钟之间本身就存在器件间偏斜，你拿一路当基准去调其他七路，永远调不齐，必须先看板子上的时钟是共用还是独立，这决定了后面所有步骤能不能成立。

第二步，采样沿要落在 IOB 的输入寄存器上，别让信号先进 fabric 再打拍。IOB 里的触发器离引脚最近，抖动和走线延时都小，这是固定采样点的物理基础。

第三步才是约束：给每路数据线写 set_input_delay，参考时钟选它自己的随路时钟，把 ADC 的建立保持窗口和板级走线延时折算进去。跑完看哪几路 slack 是负的——只有个别路负，那才是逐路微调相位该出场的时候；八路全正还对不齐，问题多半不在 FPGA 内部，得回前端电路查采样保持是否真同时启动、参考电压和地平面有没有共模干扰。

一个风险提醒：别全局一刀切调相位。八路走线长度不一样，一刀切只会让本来对的那几路也歪掉。逐路调，每调一路用 ILA 抓一次对齐情况，做记录。

你们八路用的是同一颗 ADC 的多通道，还是八颗独立 ADC？这个直接决定后面要不要考虑器件间偏斜。