2026年想用高云GW5A做「FPGA+RISC-V软核的智能门锁」参加集创赛，队伍没人写过总线互联，这个选题是保省奖还是直接送人头？

先说结论：两周内从零做总线互联，基本是送人头，不是勇气问题，是物理时间不够。AXI 握手、地址译码、中断聚合这些不是写状态机难，是调 bug 难，一个 valid/ready 死锁能卡你三天。我的建议是立刻降级成最小可行系统：RISC-V 核挂一条最简总线，只接 GPIO 和 UART，跑通工具链、综合、上板、串口打印这一整条流程。门锁功能用 GPIO 模拟按键和继电器，指纹/密码这些先不做。这样省奖是稳的，运气好还能冲一冲。你们三个人里那个做过 STM32 的负责软件和调试，两个写 Verilog 的啃核和外设，分工明确。真觉得来不及，就退守纯 FPGA 做图像预处理或加密加速，同样有创新点，别硬蹭 SoC 把报名时间也搭进去。你们高云那块板子到货了吗，工具链装通了没？

两周时间要判断这个选题，我建议先用一个很土的办法做风险量化：把任务拆成核、总线、外设、软件、上板五块，每块估一个「不熟的人第一次做要多久」，再乘以1.5的调试系数。你会发现AXI互联这一项，就算照抄开源工程，光是搞懂valid/ready的时序和地址译码规则，两周都悬。所以别纠结保省奖还是送人头，先做减法：RISC-V核加一条最简总线，只挂GPIO和一个串口，把工具链跑通、综合过、上板点亮。门锁的功能先用GPIO模拟按键和继电器，指纹和密码模块干脆砍掉。这样流程是完整的，评委看得出你懂SoC的骨架，省奖概率不低。你们手里那块高云板子现在能跑通官方例程了吗？

先把问题拆成两个独立判断，别混在一起想。第一个判断：两周内你们能不能交付一个「能演示的SoC」。第二个判断：集创赛的评委到底在为什么打分。很多人纠结选题，其实是把这两个判断揉成了一团焦虑。

先看第一个。总线互联难不难？写一条能跑通读写、带地址译码和简单仲裁的 Wishbone 或类 AXI-Lite 总线，对一个写过状态机的人来说，一周能写出来。难的不是写，是调。握手协议里 valid 拉起来之后 ready 什么时候回、主从两端谁先撤、多主情况下怎么防止一个主把总线占死，这些坑没有现成经验就只能靠仿真波形一点点看。你们三个人里没有一个人做过带总线的系统，意味着连「怎么定位问题」这件事本身都要现学。两周里光是把工具链、约束文件、下载调试这条链路跑顺，就够呛。所以从零搞完整 SoC，我认为是送人头，不是勇气问题，是排期问题。

但这里有个关键取舍：你们真正要验证的不是「我做出了智能门锁」，而是「我搭出了一个可扩展的片上系统骨架」。这两件事的工作量差一个数量级。所以我的建议是把目标从「门锁」降级成「最小 SoC 演示平台」：RISC-V 核挂一条最简总线，只接 GPIO 和 UART，能上板跑通、串口能打印、GPIO 能控制一个 LED 或继电器。指纹、密码键盘、无线模块这些全部砍掉，门锁的交互逻辑用 GPIO 模拟按键加继电器代替。这样你交付的东西在结构上是完整的 SoC，评委一眼能看出你懂核、总线、外设、软件这条链，而不是堆了一堆模块却说不出它们怎么连起来。省奖的概率不低，运气好还能往前冲一冲。

第二个判断更重要，但很多人做选题时反而忘了。集创赛的 SoC 赛道确实偏爱系统级作品，但「系统级」不等于「功能多」。一个只有核加 GPIO 的极简 SoC，只要你能讲清楚地址映射怎么设计、总线怎么仲裁、软件怎么跑起来，比一个外设堆满但讲不清互联逻辑的作品更能拿分。创新点不在门锁上，在你的集成方式上。

如果两周后评估下来连最小 SoC 都来不及，那就干脆退守纯 FPGA。图像采集加预处理、或者做一个轻量的加密算法加速器，都是成熟赛道，工作量可控、有明确指标、容易出数据。别为了蹭 RISC-V 的热点把报名和演示都搭进去。选题的本质是风险和收益的匹配，不是热点匹配。

最后给一个可执行的判断标准：你们三个人坐下来，各自估一下「把 RISC-V 核在你们板子上跑通并串口打印」这件事要多久。如果三个人加起来估不出一个两周内能完成的方案，那就别上 SoC，换纯 FPGA。你们现在手上的高云板子，官方例程跑通了吗？