2026年FPGA校招笔试开始考「用Verilog手写AXI4-Stream的背压反压逻辑」，没碰过总线的应届生两周内该怎么补才来得及？

先别急着啃手册，两周时间啃 PG085 大概率是啃不完也记不住的。我的建议是走一条主线：把「握手三原则」当成公理背下来，然后用一个 wrapper 把整条反压链路串起来，仿真波形看懂了，笔试那类题基本就是默写加小改。

为什么先背原则而不是先读手册？因为手册是查阅型文档，几百页里混着通道定义、字节序、可选信号、时序图，你第一次看很容易陷进细节，比如 TSTRB、TLAST 什么时候该拉、不同位宽怎么对齐，结果真正考的握手逻辑反而没形成肌肉记忆。握手其实就三句话：valid 不能等 ready 来了才拉高（否则死锁）；valid 拉高之后 data 在握手完成前不能变；ready 可以依赖 valid，也可以不依赖，但反过来 valid 不能组合依赖 ready。这三条刻进脑子，你写任何反压逻辑时都能自查。

接下来动手。目标不是写一个大而全的 AXI-Stream 全功能模块，而是写一个 axis_fifo_wrapper：上游给 s_axis_tvalid/tdata，下游给 m_axis_tready，中间挂一个同步 FIFO。关键练两点：一是 FIFO 满时上游反压怎么传播（s_axis_tready 由 FIFO 非满决定），二是 FIFO 空时下游怎么等（m_axis_tvalid 由 FIFO 非空决定）。写完之后自己造激励：下游 tready 随机拉高拉低，看数据有没有丢、有没有重复、有没有在 valid 期间被改。

仿真波形是这周最值钱的东西。很多应届生笔试丢分不是不会写，而是写的逻辑在边界条件下会丢一拍或者多送一拍。你盯着波形看：当 tready 在时钟沿前后跳变时，valid 和 data 是否稳定；当 FIFO 刚好满的那一刻，tready 是当拍拉低还是下一拍拉低，这个差一拍就是常见的坑。把这个 wrap 改两三版，比如加一个 skid buffer 或者寄存输出，再对比波形，你对反压的理解就立体了。

时间分配上，前三四天只做原则加最小 wrapper，中间几天专门跑仿真和改边界，最后几天拿几道往年风格的题限时手写，重点练在纸上把状态机和握手信号画清楚。手册当字典用，遇到 TLAST、位宽转换、多通道交织再回去查对应章节。你现在手上有能跑的仿真环境吗？没有的话先用 Verilator 或 Vivado 自带的仿真器把最小例子跑通，别卡在工具安装上。

两周时间想从零把 AXI4-Stream 吃透是不现实的，但你不需要吃透，你需要的是把高频考点做成条件反射。我的建议是先别碰手册，先花半天把 valid/ready 那三条铁律背成肌肉记忆：valid 不许等 ready 来了才拉高，否则双方互等直接死锁；valid 拉高之后 data 在握手完成前必须保持稳定，不能因为 ready 一直不来就把数据换掉；ready 可以组合依赖 valid，但 valid 绝不能组合依赖 ready。这三条为什么是根？因为笔试里几乎所有反压题，本质都是在这三条上做加减法，你只要能在脑子里跑一遍波形，就能自查自己写的逻辑会不会锁死。

背完原则再动手，第一件事是写一个最小的 axis_fifo_wrapper：上游 valid/ready 进、下游 valid/ready 出，中间塞一个同步 FIFO。写的时候刻意区分两件事，一是 FIFO 满不满决定上游 ready，二是 FIFO 空不空决定下游 valid，这两条路径千万别缠在一起。很多人第一次写反压翻车，就是把 ready 和 valid 互相组合依赖，仿真一跑就是 X 或者死循环。写完别急着看结果，先自己画时序图预测波形，再跑仿真对答案，这一步比多读十页文档有用得多。

手册的定位要摆正，PG085 和 AXI4-Stream 规范是查阅型文档，不是教材。你两周内应该用它来确认几个具体问题：TLAST 什么时候拉、TSTRB 和 TKEEP 在窄位宽下怎么处理、位宽转换时字节序怎么对齐。带着问题去翻，十分钟能定位，而不是从头读到尾。真正要留给仿真的是握手时序和反压传播，把波形看懂，比背文档目录强。

还有个小取舍：如果时间只够练一个场景，就练「下游突然不 ready，上游数据不能丢也不能重复」。这是笔试最爱考、也最能暴露你是否真懂握手的地方。你目前手上有能跑仿真的环境吗，比如 Vivado 还是 Icarus 这类轻量工具？

两周的话，我建议你把顺序倒过来：先不要碰 PG085，用一天时间把「握手三原则」变成条件反射，再用剩下的时间做一个能跑通反压的最小工程。原因很简单，笔试考的从来不是协议文档的覆盖面，而是你脑子里有没有一条能自己跑起来的波形。AGV 也好 UART 也好，你写状态机时其实已经在做类似的事：等对方准备好再动。AXI-Stream 只是把这件事标准化成了 valid/ready 两根线，所以你不是从零开始，而是换一套约定重新表达你已经会的东西。

那三条原则要背到不用想：valid 不能等 ready 来了才拉高，否则两边互相等，直接死锁；valid 拉高之后 data 在握手完成前必须稳住，不能因为 ready 迟迟不来就把数据换掉；ready 可以组合依赖 valid，反过来 valid 绝不能组合依赖 ready。这三条是所有反压题的根，题目再花哨，本质都是在这上面做加减法。你只要能对着自己写的代码在纸上画一遍波形，就能判断会不会锁死。

接下来别贪多，只做一个模块：上游 valid/ready/data 进，下游 valid/ready/data 出，中间放一个小 FIFO。练习的重点不是 FIFO 本身，而是反压怎么一级一级往回传：下游 ready 拉低，FIFO 快满，上游 ready 跟着拉低。把这个链路在仿真里跑出来，看波形上 ready 是怎么退的、valid 是怎么等在那儿的，比读十页手册管用。写完再自己加两个下游随机的 ready，看会不会丢数或重复。

两周的分配大概是这样：第一天背原则加写第一版；第二到四天调通仿真波形；之后每天挑一个变体练手，比如位宽转换、TLAST 处理、FIFO 满时怎么阻塞。PG085 当字典用，卡住了再查对应章节，别从头读。最后问一句，你现在手头有能跑仿真的环境吗，还是只有纸笔和课本？这决定了你该先写代码还是先画波形。

别啃手册了，先背三句话：valid 不能等 ready、valid 拉高后 data 不能变、ready 可以依赖 valid。背完直接写个带 FIFO 的 wrapper，仿真里把下游 ready 拉低看反压怎么传回去，能跑通你就赢一半。

如果是两周，我会把时间押在「一条能说清楚的反压链路」上，而不是协议细节的广度。具体做法是：找个现成的小 FIFO，外面套一层 stream 接口，上游永远准备好发数据，下游的 ready 你自己手动控制。先让下游一直 ready，确认数据能正常流过；然后把下游 ready 拉低几个周期再拉高，观察 FIFO 的满信号和上游 ready 怎么联动。这个过程里你会自然理解 valid 和 ready 谁等谁的问题，比死记原则印象深。等这条链路稳了，再去查 PG085 里关于 TLAST、字节对齐这些边角，因为那些是查阅型知识，考场上现查也来得及，反压逻辑却是必须肌肉记忆的。另外提醒一句，仿真波形一定要自己看，别只看仿真通过就完事，反压题的坑基本都藏在波形里。

两周时间够用，但前提是你别把「学协议」和「做题」混成一件事。笔试要的不是你背下 PG085 的章节结构，而是给你一段不完整的逻辑，你能看出它会不会死锁。所以真正的切入点是：先让三条握手规则变成本能，再拿一个最小 wrapper 去验证你的本能。

三条规则我建议你用「反例记忆」而不是「正例背诵」：valid 等 ready 才拉高，两边就互相等，死锁；valid 拉高后 data 变了，下游已经采样到的数据就作废，协议违约；valid 组合依赖 ready，组合逻辑绕一圈，时序和死锁风险一起上来。记住这三个坏结果，比背三句正向口诀更牢，因为笔试选项往往就是把某个信号接反了让你判断。

然后动手：写一个 axis_fifo_wrapper，上游永远 valid、ready 由 FIFO 反压决定，下游 ready 你自己在 testbench 里手动拉低几个周期。重点看两个地方，一是 FIFO 满的时候上游 ready 怎么被拉低，二是 FIFO 不满但下游堵住时满信号什么时候才起来。很多人卡在第二个，因为没意识到 FIFO 的「满」是滞后于下游反压的，中间有个缓冲深度的延迟。

有个风险要提前告诉你：如果你只仿真「下游一直 ready」的顺利路径，波形会漂亮得骗过你自己。笔试里挂人的恰恰是反压来回拉锯那段，所以 testbench 里 ready 一定要做成随机或者周期性拉低，逼出边界。

替代做法也不是没有。如果你连 FIFO 都不会写，别硬啃异步 FIFO，直接例化一个同步 FIFO 或自己写个深度 4 的寄存器队列，把精力全押在握手逻辑上，笔试基本不考 FIFO 内部结构。

最后一个问题：你现在是 Verilog 语法还不熟，还是语法没问题只是没碰过总线？这决定了你是先补代码手感还是直接上 wrapper。

先背三句话就行：valid 不能等 ready、valid 高了 data 不能变、ready 可以依赖 valid。背完手写个带 FIFO 的 wrapper，把下游 ready 拉低看反压怎么传回去，跑通波形这题基本稳了。手册当字典查，别当教材读。

这个问题我想从「知识类型」的角度讲，因为它决定了你两周该怎么分配。AXI4-Stream 里的东西其实分两类：一类是必须条件反射的，一类是可以现查的。握手规则、反压传播、FIFO 满空与 ready 的联动关系，属于第一类，考场上没时间让你推导，必须张口就来；TLAST 什么时候拉、TSTRB 和 TKEEP 的区别、不同位宽怎么字节对齐，属于第二类，手册翻两分钟就有答案，笔试也不一定考。

所以两周的最优路径不是「先啃手册再做题」，而是「先把第一类练成肌肉记忆，第二类留到有余力再补」。这个取舍的因果很简单：第一类知识有连锁性，你握手规则没吃透，后面看多少时序图都是散的；第二类知识是孤立的查阅项，早看晚看差别不大，甚至考前突击更划算。

具体怎么练第一类？我的做法是给自己造一个「会犯错的环境」。写一个 axis_fifo_wrapper，上游数据源永远想发，下游 ready 用一个计数器控制，比如每来三个数据就拉低五个周期。然后你在波形里盯三件事：下游拉低时，FIFO 的写使能是不是先照常写、写满之后才反压上游；上游 ready 被拉低的那一刻，上游的 valid 和 data 有没有保持住；下游 ready 恢复后，数据有没有丢或者重复。这三个问题能答清楚，反压题的核心你就拿下了。

这里有个常见误区值得说：很多人以为反压题考的是 FIFO，其实考的是「谁等谁」。FIFO 只是个缓冲，真正决定逻辑对错的是握手信号之间的依赖方向。你哪怕用一个深度 2 的寄存器队列替代 FIFO，只要握手接对了，逻辑一样成立。所以别在 FIFO 内部实现上耗时间，那是另一个考点。

再往深一层，反压的本质是「流控」，和 UART 里的流控、TCP 的滑动窗口是同一类思想：接收方通过某种信号告诉发送方「我暂时吃不下」。你写过 UART 状态机，其实已经在做类似的事，只是 AXI4-Stream 把它标准化成 valid/ready 两根线。想通这一层，你就不是从零学新东西，而是换一套约定重新表达你已经会的东西。

至于 PG085，我建议你把它当字典而不是教材。遇到 TLAST 不确定、字节对齐不确定的时候去翻对应章节，翻完就关，别顺着往下读。两周时间读手册，读完也记不住，还会挤掉你写代码和看波形的时间。

如果你现在还剩十天以上，可以在 wrapper 跑通后加一个 skid buffer 或者两级寄存，体会一下为什么加一级寄存器能切断组合路径，这也是笔试可能延伸的点。如果只剩三五天，就死磕 wrapper 加波形，别贪多。