2026年电赛FPGA赛题公布后只剩72小时，队伍该先跑通「最小系统+串口回环」保底还是直接冲题目要求的实时频谱？

先对齐一下你们的处境：三个人FPGA经验不到一个月，四天三夜，题目是实时频谱这类信号处理。我的建议很直接：前24小时不要犹豫，先把最小系统加串口回环跑通，并且把这个版本随时能烧进板子、能演示。理由不是保守，而是FPGA调试的坑太不可预测——时钟没锁、引脚约束写错、下载器驱动抽风，任何一个小问题都可能吃掉一整天。保底方案的价值在于它给了你们一个「随时可交」的底线，心理上也会稳很多。跑通之后，用串口把ADC采样数据回传到电脑，哪怕只是在MATLAB或Python里画个频谱，这已经是半个核心指标了。剩下两天再往板上FFT搬，能搬多少算多少，搬不动就用电脑端补。别一上来就啃FFT IP核的时序，经验不足的队伍最容易死在这里。你们板子是哪块，ADC是板载还是外接的？这个决定了后面怎么排。

这个问题其实要拆成两件事看：保底和冲奖不冲突，冲突的是你把它当成二选一。我的做法是第一天上午把最小系统加串口回环搞定，下午立刻做数据通路验证——用信号源或者信号发生器给个正弦，通过ADC采进来，串口把原始波形发到上位机。这一步跑通，你们就有了一个「可演示的实时采集系统」，答辩时至少不空手。然后才是频谱。经验不足的队伍，我建议别硬写FFT的RTL，直接用厂商的FFT IP核，配置成流水线模式，注意位宽和缩放因子，很多人栽在溢出上。如果IP核调不通，退一步：FPGA只负责采集和串口传输，频谱在电脑端做，题目若允许上位机参与，这也能拿分。风险在于评委可能要求板上实时，所以你们要预留一个「纯FPGA」的备选路径。时间分配上，我倾向于第一天保底、第二天冲核心、第三天联调和写报告、第四天留半天缓冲。真正交白卷的队伍，往往不是技术不行，是第一天就卡在一个小bug上出不来。你们现在手上有能用的信号源和示波器吗？没有的话调试难度会翻倍。

说点更底层的东西吧。电赛这种四天三夜的题，本质考的不是你会不会FFT，而是你在压力下的工程判断力。经验不到一个月的队伍，最大的敌人不是题目难，是「不知道自己不知道什么」。最小系统加串口回环之所以被反复强调，是因为它是一根探针：它逼你把时钟树、引脚约束、下载链路、串口时序这几条最容易出错的路径全部走一遍。走通了，你对板子的掌控感就建立起来了；走不通，你后面所有关于频谱的幻想都是空中楼阁。

但保底不等于躺平。跑通回环的那一刻，你们应该立刻问自己：从「串口回环」到「实时频谱」之间，最短的那条路是什么？我的经验是，最短路径往往不是从零写FFT，而是把问题降维。频谱的核心是采样加变换加显示。采样用ADC或者板载codec，变换用IP核，显示可以先用串口把频谱数据丢给电脑画。每一步都找一个成熟的、能验证的中间态，而不是憋一个大招。很多人冲核心指标失败，是因为他们想一步到位，结果三天都在调一个模块，最后连采集都没通。

还有一个常被忽略的点：报告和答辩。电赛评分里，方案完整性、测试数据、指标达成度都占分。哪怕你们频谱只做到半实时，只要采集链路干净、数据可复现、报告写清楚取舍，分数不会太难看。反过来，一个跑通了但没记录的方案，答辩时说不清，照样吃亏。所以从第一天起就让一个人专门记日志：改了什么、为什么、结果如何。

具体到72小时，我会这么切：前12小时死磕最小系统加串口，不通不睡觉；接下来24小时做采集加传输，把原始数据流打通；再24小时上FFT IP核或者上位机频谱；最后12小时联调加写报告加准备演示。留出缓冲，因为一定会出意外。至于冲不冲实时，取决于第二天晚上你们的数据通路是否稳定——稳定就冲，不稳就守。守住一个能演示的完整链路，比冲一个半成品强得多。你们队里有没有人之前碰过Xilinx或Altera的IP核配置？这个直接决定第二天能不能提速。

先跑回环。不到一个月经验，你们最大的风险不是做不出频谱，而是板子根本点不亮。回环通了至少交白卷风险归零，后面每多跑一步都是净赚。第一天下午就开始采数据，别拖。你们用的哪块板子？

先跑回环，别犹豫。三天里最容易翻车的不是算法，是板子点不亮、串口不通。回环通了你们就有个能演示的东西垫底，后面每推进一步都是赚的。你们板子是哪块？

先把一件事说清楚：保底和冲核心不是两条路，而是同一个工程里的两个里程碑。你们三个经验不到一个月，真正稀缺的不是写代码的时间，是「把板子从怀疑状态变成可信状态」的时间。串口回环就是这个可信状态的开关——它同时验证了时钟配置、引脚约束、下载链路、串口波特率这几条最容易出错的路径。这三件事任何一件没通，你后面写多少FFT的代码都是纸上的。

但我不建议把回环当成终点。跑通之后立刻做一件事：把回环的数据源从「自己发的固定字节」换成「ADC采回来的样本」。这一步的难度比回环高不了太多，却让你们的系统从「能通信」升级成「能采集」。这时候哪怕频谱还在电脑端画，你们已经有了一条完整的信号链：模拟输入、ADC、FPGA、串口、上位机。答辩时你至少能说清楚数据是怎么流的。

再说风险这块，很多人只算「做不出来」，忘了算「做出来了但演示崩」。电赛现场最容易出的事故是：代码在本机跑得好好的，换台电脑或者重新上电就起不来。所以第一天结束前，你们应该有一个能反复烧写、反复断电重启都稳定的版本，最好再准备一个U盘里的备份bit流。这不是保守，是给自己留退路。

至于直接冲频谱的做法，我个人不太看好。FFT IP核本身的配置不算难，难的是采样率、位宽、缩放因子这几处一错就出杂散或者溢出，而你们现在连怎么判断输出对不对的基准都没有。先把时域波形看对了，再谈频域。

你们板子上的ADC是板载的还是外接的？这个直接决定第二天上午能不能顺利采到数。