2026年集创赛FPGA赛道选题，做「RISC-V核+NPU协处理器」的异构SoC是不是已经烂大街了？

先说结论：这个方向不算烂大街，但「RISC-V+NPU异构SoC」这个标题确实已经烂大街了。评委看的不是标题，是你在这个框架里塞了什么别人没塞的东西。

往届确实一堆队伍做RISC-V+加速器，但大部分止步于「能跑通、能演示、答辩PPT画个漂亮架构图」。真正拉开差距的，往往是那些看起来不那么「高大上」的细节：你的总线在NPU满载时会不会被CPU的取指流量拖垮？DMA和CPU争抢内存带宽时你怎么仲裁？这些才是能讲出工程深度的点。

如果让我选切入角度，个人感觉优先级是：总线互联优化 > 算子调度 > 量化策略。原因是量化策略现在太成熟了，你很难做出新东西，而且量化本身偏算法，FPGA赛道的评委更想看硬件功夫。总线互联反而是很多队伍的软肋——大部分人就挂个AXI互联完事，根本没做过带宽建模和瓶颈分析。你如果能拿出「原始架构带宽利用率60%，优化后85%」这种带数据的对比，答辩时说服力直接拉满。

但这里有个坑要提醒：别一上来就想着优化总线。先把baseline跑通，用性能计数器或者自己插的profiling逻辑测出真实瓶颈在哪，再动手。我见过有队伍闷头改互联，结果发现瓶颈其实在NPU的PE阵列利用率上，白忙两个月。

另外高云GW5A这个选型要注意，它的DSP资源和BRAM容量跟Xilinx/Intel的中端片子比偏紧，NPU规模别铺太大，轻量就得真的轻。建议先做个资源预算表，把CPU核、NPU、互联、外设各占多少LUT/BRAM/DSP列清楚，不然后期布局布线会很难受。

你们现在NPU打算做多大？是打算自己写RTL还是用现成的开源核改？这个直接决定后面工作量怎么分配。

别纠结烂不烂大街了，评委又不看题目看实现。同样做RISC-V+NPU，有人答辩讲「我跑通了MNIST」，有人讲「我把总线带宽利用率从58%提到82%，并给出瓶颈定位方法」，这俩根本不是一回事。选总线互联吧，好量化、好画图、好讲。

这个问题得拆开看。「烂大街」这个词其实有两层意思：一是做的人多，二是做得浅的人多。你要担心的是第二层，不是第一层。

先对齐一下场景。集创赛FPGA赛道，一般来说评委构成是高校老师加企业工程师，他们评判一个作品，核心看三件事：技术难度是否真实、工作量是否饱满、创新点是否有据可依。RISC-V+NPU这个组合本身难度是够的，问题在于它太像一个「标准答案」，导致很多队伍做完之后讲不出自己的东西，答辩就变成复述架构图。

那差异化空间在哪？我的判断是：不在「做什么」，而在「怎么证明你做得好」。

举个具体的思路。假设你最终架构是CPU通过总线访问NPU，NPU做完卷积把结果写回内存。这条路径上至少有四个可以深挖的点：一是CPU取指和数据访问对总线的占用，二是NPU的权重加载带宽，三是中间特征图的读写次数，四是DMA搬运和计算的overlap程度。你随便挑一个，做定量分析，找出瓶颈，提出改进，给出前后对比数据，这就是一个完整的故事。

为什么我推荐总线互联而不是量化策略？因为量化策略的「创新」很难验证。你说你用了混合精度量化，评委问「精度掉了多少、速度提了多少、跟均匀量化比优势在哪」，你得有一整套实验支撑，而且这套东西在算法赛道更常见，放在FPGA赛道反而显得不聚焦。总线互联不一样，它是纯硬件问题，你改了什么、测出什么，白纸黑字，评委一看就懂。

算子调度介于两者之间。如果你做的是多算子融合或者流水线调度，能讲出「减少了多少次访存」也是好故事，但它对NPU架构设计的依赖更强，工作量容易失控。

再说过工程路径。我建议你们分三步走：第一步，搭一个最朴素的版本，CPU、NPU、总线都是能跑就行，先让整个链路通起来；第二步，加profiling，把每个环节的延迟和带宽占用测出来，这时候你会发现瓶颈往往跟你预想的不一样；第三步，针对真实瓶颈做优化，这时候你的创新点才是「长出来」的，不是「编出来」的。

很多人反过来，先想好要讲什么创新点，再倒推着做设计，结果做出来的东西跟实际瓶颈对不上，答辩时一问就露馅。

最后提醒一句，高云GW5A的资源要提前摸清楚，NPU别贪大。轻量NPU如果做成3×3卷积加少量通道，配合一个精简的RISC-V核，资源是够的，但你要是想塞个多核或者大位宽矩阵，布局布线阶段会非常痛苦。

你们现在有没有一个大概的NPU规格？比如支持哪些算子、目标频率多少？这个定了才好判断工作量边界。

先说个容易被忽略的点：你这个题目里真正决定答辩天花板的，可能不是「RISC-V+NPU」这个组合，而是高云GW5A这块板子。换句话说，选题的差异化空间很大程度上被器件资源锁死了。GW5A这类国产FPGA的逻辑资源和DSP slice数量，决定了你能塞进去的NPU规模有多大、能不能放下一个像样的多级流水CPU、片上BRAM够不够存特征图。很多往届队伍翻车不是因为思路不行，是做到一半发现资源不够，被迫把NPU砍成一个只能跑单层卷积的样子，答辩时PPT和实物对不上。

所以在动手之前，建议先做一件很土但很值的事：拿综合报告说话。把RISC-V核单独综合一遍，看LUT、FF、DSP、BRAM各用了多少；再把一个你预估规模的卷积加速器综合一遍；两者相加再留30%余量。如果加起来已经爆了，那你要么换器件，要么把NPU定位成「可配置的MAC阵列」而不是「完整NPU」。这个决定会直接影响你后面能讲什么创新点。

回到你问的三个切入角度。如果资源真的紧张，总线互联优化反而是最省资源、最出彩的方向。因为总线仲裁和带宽调度基本是纯逻辑，不怎么吃DSP，但能讲出很硬的工程故事：比如CPU取指和NPU权重加载抢同一段内存带宽时，你怎么设计优先级和突发长度；比如特征图回写时用一个轻量DMA把CPU从搬运里解放出来。这些东西画得出时序图、测得出带宽利用率、也能和理论峰值对比，答辩时非常好落地。

算子调度和量化策略我不是不推荐，而是它们对「验证工作量」的要求更高。算子调度你要证明调度确实更优，就得有对比实验；量化你要证明精度没掉太多，就得有数据集和误差曲线。这两块在FPGA赛道的评审里，往往不如「我实测带宽从X提到Y」来得直观。

最后一个现实建议：别把「异构SoC」当成卖点，把它当成底座。真正写进创新点的那句话，应该是一个具体到能被测量的指标。你们现在板子到手了吗，还是还在选型阶段？这个会决定先做资源评估还是先搭软核环境。

先说一个比较现实的判断：这个题目「烂大街」的概率，取决于你把它当题目还是当项目。当题目，确实烂；当项目，还有得做。

往届获奖名单里 RISC-V + 加速器扎堆，但如果你仔细看他们的答辩材料，会发现一个规律——大多数队伍在讲「我实现了什么」，很少讲「我为什么这么设计，不那样设计」。这恰恰是你还能挤进去的缝。

拿 GW5A 来说，有个不太被提的角度是：这块板子的 BRAM 和 DSP 比例可能并不适合你脑子里那个 NPU 形状。很多队伍是先画架构图，再往里塞，塞不下就砍。你反过来做会更有讲头——先做一个粗略的资源-性能模型，估算不同卷积展开方式（比如输出通道并行 vs 输入通道并行）对 DSP 和 BRAM 的消耗，选一个在 GW5A 上「刚好卡在甜点」的方案，然后答辩时把这个取舍过程讲出来。评委听到「我试了三种并行策略，基于综合报告选了这个」，和听到「我实现了一个卷积加速器」，感受完全不同。

风险也要提一句：这种「设计空间探索」的叙事，前提是你真的做了对比实验，否则容易被问穿。如果时间不够，退一步只讲清楚一条路径的取舍也可以，别硬撑。

你们现在有没有先综合一版 RISC-V 核看看资源占用？那个数字基本决定了后面所有讨论的边界。