2026年电赛FPGA赛道，队伍想用国产高云GW5A做「多路视频拼接+实时目标跟踪」，选题怎么砍才能既进国赛又不烂尾？

先问一句你们现在手里有几块板、有没有已经跑通的 HDMI 输出例程？这决定了砍法。假设你们是典型三人队、实验室有一块 GW5A 开发板、之前只做过 UART/SPI/灰度，那我建议选题就锁定三件事：两路视频输入、拼接成一路显示、在拼接画面上做最简单的运动目标框选。多目标 ID 分配、卡尔曼滤波、轨迹预测这些全砍掉——不是它们不好，是它们会把你的调试时间吃光，而且评委在几分钟的演示里根本看不出 ID 保持率提升了多少。

真正会烂尾的地方往往不是算法，是 DDR。两路 1080p 进来做乒乓缓存，再拼成 1080p 输出，带宽要算清楚：一路 1080p60 约 1.5Gbps 量级，读写各算一遍，两路进来加一路出去，DDR 有效带宽至少要留两倍余量。高云的 DDR 控制器配置和时序约束是第一个坑，跨时钟域的视频流同步是第二个坑。我的建议是先把「输入→DDR→输出」这条通路打通、稳定显示几分钟不撕裂，再往上叠算法。

算法侧用背景差分就够了：灰度、帧差、阈值、形态学开闭运算去噪、找最大连通域画框。这一套在 FPGA 上流水线做，资源可控，也好解释。创新点可以放在「拼接边界自适应」或「跟踪区域只在运动时刷新」这种小但能讲清楚的地方，比堆一个跑不动的多目标跟踪实在。

风险维度提醒一下：如果中期检查时 DDR 还没稳，果断把两路砍成一路、把跟踪降级成纯帧差报警，别硬扛。评审看的是系统完整跑通，不是算法论文。你们板子上的 DDR 是几片、位宽多少？这个直接决定拼接分辨率上限。

两路进、拼一路出、帧差画框，其余全砍。DDR 通路没稳之前别碰跟踪，算法再花哨，演示时黑屏就是零分。

我觉得你们老师的方向没错，但把「多路视频拼接」和「实时目标跟踪」并列写进选题，本身就是一个危险信号——这两个各自都是能吃掉一整届比赛工作量的东西。真正要做的不是砍功能列表，而是砍「系统里必须同时正确的状态数」。

顺着这条主线想：视频拼接难在哪？难在两路视频各自跨时钟域进来、写进 DDR 不同区域、再按行读出拼接。这条链路上每一个环节都依赖 DDR 控制器的正确配置和时序收敛。目标跟踪难在哪？难在它要求你在一帧完整、无撕裂的图像上做像素级运算，也就是说它天然依赖拼接通路已经稳了。两者是串联关系，不是并联关系。串联系统里，前一级不稳，后一级的调试信息全是噪声——你会分不清框飘是算法问题还是这一帧DDR读出来就是错的。

所以正确的砍法是按依赖顺序分层交付。第一层：单路视频直通 HDMI，确认时钟、同步信号、色彩格式全对。第二层：单路进 DDR 再出，确认无撕裂、无丢帧。第三层：两路进 DDR、拼接输出。第四层才是帧差跟踪。每一层都要能独立演示，前一层的代码冻结后再动下一层。这样即使最后只做到第三层，你交出去的也是一个完整可演示的拼接系统，而不是一个半成品跟踪器。

算法这块我建议就用最朴素的背景差分加阈值，形态学去噪可以用简单的行列腐蚀膨胀，连通域只找最大的那个。别上多目标，别上滤波。原因很实际：FPGA 上做多目标 ID 分配需要额外的存储和匹配逻辑，调试周期至少翻倍，而评委在台上看到的只是「有个框跟着动的东西」——单目标和多目标在观感上差别没那么大，但在你的调试日志里差别是灾难性的。

学习路径上，建议这周先把高云官方的 DDR 例程和 HDMI 例程各跑一遍，别急着改。搞清楚 IP 的接口时序和约束文件怎么写的，比写算法重要得多。你们现在 DDR 控制器用的是官方 IP 还是自己写的？这个决定了后面所有带宽估算的基准。

先说结论：你们真正要砍的不是功能，是「必须同时正确的模块数」。三个人、一块板、只会 UART/SPI/灰度处理，这个起点做两路拼接加跟踪，最合理的形态是：两路视频进、拼成一路出、在拼接后画面上做帧差框选，其余全砍。

为什么砍到这个程度？顺着依赖链想。视频拼接这条路上，两路视频各自跨时钟域进来，写进 DDR 的不同区域，再按行读出拼成一帧。这条链路每一环都压在 DDR 控制器配置和时序收敛上。跟踪这条路上，它天然要求一帧完整、无撕裂的图像才能做像素级运算，也就是说它依赖拼接通路已经稳定。两者是串联关系。串联系统里前一级不稳，后一级的调试信息全是噪声——你根本分不清框飘是算法问题，还是这一帧 DDR 读出来本来就是错的。所以正确顺序是分层交付：先单路直通 HDMI，确认时钟、同步、色彩格式全对；再两路进、拼一路出，把 DDR 带宽和跨时钟域吃透；最后才在稳定画面上加帧差。

砍什么很明确：多目标 ID 分配、卡尔曼滤波、轨迹预测、深度学习检测，全砍。不是它们不好，是它们会把调试时间吃光，而评委在几分钟演示里根本看不出 ID 保持率提升了多少。跟踪用背景差分或简单帧差就够，能稳定框住运动物体就算达标。

真正会烂尾的地方往往不是算法，是 DDR。两路 1080p 进来做乒乓缓存，再拼成一路输出，带宽要算清楚：一路 1080p60 约 1.5Gbps 量级，读写各算一遍，两路进加一路出，有效带宽至少留两倍余量。高云的 DDR 控制器配置和时序约束是第一个坑，跨时钟域的视频流同步是第二个。这两关过不去，后面全是空谈。

一句话：选题指标就锁「两路输入、一路拼接输出、帧差框选」三个，创新点写在系统完整度和国产平台适配上，比堆算法稳得多。你们现在手里有几块板、有没有跑通的 HDMI 输出例程？这直接决定砍到什么粒度。

别把跟踪当成第二个大目标，它只是拼接通路上的一个附加显示层。

具体做法：视频通路只做两路进、拼接成一路出，DDR 用乒乓缓存，先把 HDMI 输出调稳，画面不撕裂、不闪、色彩对。这一步过了，系统就立住了。跟踪就在拼接后的稳定帧上跑背景差分，找运动区域、画个矩形框，够用。

多目标 ID 分配、卡尔曼、轨迹预测这些全砍。它们吃时间，演示时又看不出差别。评委看的是系统能不能完整跑起来，不是算法多花哨。带宽和跨时钟域才是你们的生死线，把力气花在那。

一句话：两路进、拼一路出、帧差画框，别的全砍。DDR 没稳之前别碰跟踪，算法再花哨，演示时黑屏就是零分。