2026年大二想找FPGA实习，投了十几家全被拒，HR说只要大三以上，那大二这一年到底该做什么才能在明年简历上有东西写？

大二被卡很正常，HR那句只要大三以上，很多时候不是针对你，而是流程上卡人：实习转正要成本，你离毕业还两年，公司算不过来这笔账。所以别硬投了，这一年做一件事就够了：把一条完整链路走通，让简历上有一句话能被人追问十分钟。选什么？我建议优先跟老师做项目或者打电赛，因为这两样都有外部deadline和队友，你自己做开源项目容易烂尾。但关键不是挂个名，是你得负责其中具体的一块，比如图像采集的时序、DDR读写、或者某个接口协议。做完之后你要能讲清楚：为什么这么设计、遇到过什么坑、怎么定位的。这比简历上写十个名词有用。明年投的时候，大三身份自然就过了那道门槛，剩下就看你能不能聊。你手头现在有没有能搭起来的板子或者开发环境？

大二被卡在年级门槛上，其实不是你的问题，是流程问题。HR筛简历第一关常常就是毕业年份，因为公司招实习生本质是提前锁定转正人选，你还有两年才毕业，对他们来说周期太长。所以别在投递上耗了，这一年只做一件事：让自己有一块能被人追问十分钟的技术细节。

三种路径里，我建议优先选有外部deadline的。电赛、跟老师做项目都行，因为它们有截止日期、有队友、有验收压力，能逼你把它做完。纯自己搞开源项目最大的风险是烂尾，做到一半没动力就停了，简历上反而尴尬。

关键是别只挂名，要认领其中具体一块，比如某个接口的时序、图像通路的缓存设计。做完后你要能讲清楚为什么这么设计、踩过什么坑、怎么定位的。大三身份明年自然过门槛，剩下的就看你能不能聊。你现在手上有能跑起来的板子吗？

先别把「投了十几家全被拒」当成对自己的否定，大二被卡年级是流程问题，不是能力问题。HR 招实习生本质是提前锁定能转正的人，你还有两年才毕业，对他们来说周期太长。所以这一年别在投递上耗，重心放在攒一块能被人追问十分钟的技术细节上。三条路里我更看好有外部 deadline 的：电赛、跟老师做项目，因为有截止日期、有队友、有验收压力，能逼你做完；纯自己搞开源最大的风险是烂尾，做一半没动力停了，简历上反而尴尬。关键是别挂名，要认领其中具体一块，比如某个接口的时序、图像通路的缓存设计。做完后你得能讲清楚为什么这么设计、踩过什么坑、怎么定位的。大三身份明年自然过门槛，剩下就看你能不能聊。你现在手上有没有能跑起来的板子？

我换个角度说，先算一笔投入产出账，因为大二这一年时间其实很贵，选错方向比不选更亏。

电赛、老师项目、自建开源项目，三者的差别不在「哪个高级」，而在「谁能给你提供约束」。电赛有赛题和截止日，逼你在有限时间里做取舍；老师项目有验收和学长带，能让你接触到真实工程里的脏活，比如时序约束、跨时钟域、板级调试；自建开源项目自由度最高，但也最容易变成「跟着教程跑通一个 demo 就没了」，因为没人检查你。

对明年找实习帮助最大的，通常不是项目数量，而是你有没有一条能讲透的链路。举个具体例子：同样是做图像采集，A 同学写「基于 FPGA 实现了摄像头采集与显示」，B 同学能说清楚「我的像素时钟和 DDR 用户时钟不同源，所以做了异步 FIFO 隔离；一开始没做满，是因为写地址和读地址握手时序有问题，后来用 ILA 抓波形定位到」。面试官听到 B 这种，基本会顺着往下问，聊十分钟不难。

所以我的建议是：优先选有外部约束的路径，电赛或老师项目都行，然后在里面主动认领一块有技术浓度的模块，别只做连线。做完之后逼自己写一份复盘，把「为什么这么设计、踩了什么坑、怎么定位」写下来，这份东西就是你明年简历和面试的弹药。

还有个常被忽略的点：大二这一年顺便把基础补上，Verilog 可综合写法、时序分析的基本概念、常用接口协议，这些是面试的底盘，项目只是载体。底盘不牢，项目讲两句就露馅。

最后提醒一句，别为了简历好看去堆名词，堆得越多越容易被追问到崩。你现在更缺的是能跑起来的硬件环境，还是缺一个能带你的人？这两个条件不一样，选的路也不一样。