2026年数字IC校招笔试里「用Verilog实现一个带优先级的轮询仲裁器」，为什么很多人功能对了却被判低分？

先说结论：笔试里这种题，分数高低往往不在「功能对不对」，而在阅卷人一眼扫过去看到的代码骨架。轮询仲裁器最容易被扣分的写法是纯组合逻辑一把梭：用 for 循环找最高优先级、用 always @() 输出 grant。功能仿真没问题，但可能综合出锁存器、优先级链过长、还不好做参数化。比较稳的思路是「寄存器存指针 + 组合出 grant + 时序更新指针」。指针 reg [N-1:0] 用独热或二进制都行，每个周期根据当前请求和指针算出本轮 grant，再把指针移到 grant 的下一位。这样输出天然是时序对齐的，复位后指针指向 0 号，边界上要处理「全 0 请求时指针不动」。位宽和溢出也别忽略，N 个请求源时指针宽度是 clog2(N)，写死会显得不专业。建议你练的时候顺手加个 parameter N，能复用的代码在评分里通常比只跑通一个 case 的更讨喜。你现在的仿真环境是 Vivado 还是别的？不同工具对 latch 的告警提示不太一样，可以对着 warning 改。

我做过几年笔试阅卷的活，说点可能有点扎心的：功能过只是及格线，扣分点通常藏在「你有没有意识到这是硬件」这件事上。轮询仲裁器很多人写成一大坨组合逻辑，什么 casez、for 循环、嵌套 if 全上，仿真波形漂亮，但综合报告里一堆 latch inferred，优先级链长得能绕地球半圈，这种在评分表里就是「可综合性」和「时序风格」两项直接掉档。标准答案其实不神秘，一般长这样：一个指针寄存器记录上次授权的下一位，组合逻辑根据请求和指针算出当前该给谁，时序块里更新指针。要点就几个——别用纯组合直接输出 grant 而不带寄存器对齐，别在 always @() 里漏掉所有分支导致 latch，复位要明确，全零请求要定义行为。参数化也是加分项，N 用 parameter 而不是写死 4。还有个常见误区：有人觉得必须上状态机加计数器，其实轮询本质就是个指针，状态机反而把简单问题写复杂了，除非题目明确要求多周期握手。你要不要先把你那版代码贴出来？我猜十有八九是组合输出加 latch 警告，改起来很快。

这类题被扣分，根子在于很多人把 Verilog 当 C 写。C 里你写个循环找最小值，运行时挨个比一遍就完了；Verilog 里同样的 for 循环，综合出来是一整条组合路径，N 大了时序直接崩，而且循环变量在硬件里根本不是「变量」，是展开后的并行逻辑。轮询仲裁器的本质是一个指针：记住上次授权给了谁，下次从它后面开始找。所以最自然的实现是「指针寄存器 + 组合选择 + 时序更新」，指针本身就是状态，不需要额外的状态机去管理它。有人会问那纯组合行不行？行，但你要接受两个代价：一是输出没有寄存，下游要是时序紧张就得自己补一拍；二是组合环里做轮询，路径延迟随 N 线性增长。笔试评分表通常分几块：功能正确、可综合无 latch、时序风格（输出是否寄存、有无组合环）、参数化与可复用性、边界与复位处理。功能只占一块，所以「仿真过了」离高分还差得远。我建议的练习路径是：先写一版最朴素的组合轮询，跑通；再改成指针加时序输出，对比综合报告里的 latch 和路径延迟；最后加 parameter、加全零请求保护、加复位值，把它当成一个小 IP 来打磨。这个过程比刷十道同类题有用。另外位宽别偷懒，N 个源指针宽度一般是 clog2(N)，溢出和回绕要显式处理，别指望综合器帮你猜。面试官看到你代码里有 parameter 和明确的边界注释，印象分立刻就上来了。你现在是刚开始准备校招，还是已经刷了一轮想查漏补缺？阶段不同，练的重点不太一样。

核心就一句：阅卷人看的是「像不像硬件」。功能对了只是入场券，纯组合一把梭、for 循环堆优先级链、漏分支出 latch，这些才是扣分点。指针寄存器加时序更新那套骨架，写出来基本就稳了。你这题是仿真过的波形截图还是直接交代码？

个人感觉，这类题真正的分水岭是「你有没有把输出当作时序信号来对待」。很多人写轮询仲裁器，脑子里想的是「这一拍谁该拿到授权」，于是把整个选择逻辑塞进一个 always @() 里，grant 直接组合输出。仿真当然对，但阅卷人看到的是一段没有寄存的输出——下游时序紧不紧、路径延迟随 N 怎么涨，全都没交代。比较稳的骨架其实就三块：一个指针寄存器记住上次授权的下一位，一段组合逻辑根据请求和指针算出本轮该给谁，一个时序块在时钟沿更新指针。指针就是状态，不需要再额外套一个状态机加计数器，那样反而显得没想清楚。复位后指针指向 0 号，全零请求时指针不动，这两条边界写清楚，可综合性那一项基本不会掉档。

不过话说回来，你们学校这门课用的是哪版综合工具？

先说一个很多人忽略的点：笔试评分表里「功能正确」通常只是其中一格，剩下几格是给「硬件意识」留的。所谓硬件意识，落到这道题上就是两件事——输出是不是寄存过的，路径长度会不会随请求数 N 线性膨胀。纯组合的轮询看起来简洁，但它把选择逻辑全摊在一拍里，N 一大路径就长，而且 grant 没有寄存器对齐，下游模块得自己补拍，这在真实设计里是要打架的。

所以比较稳的写法是「指针寄存器 + 组合选择 + 时序更新」三段式。指针记住上次授权的下一位，组合逻辑根据 req 和指针算出本轮该给谁，时钟沿再推指针。注意这里指针本身就是状态，不需要再套一个状态机加计数器，那样反而说明你没想清楚状态到底是什么。

另外两个容易漏的边界：复位后指针指向 0 号，全零请求时指针保持不动。这两条写清楚，可综合性那项基本不会掉档。

我换个角度说，因为这道题真正考的不是仲裁器，是你会不会用 RTL 的方式思考。轮询仲裁器的语义是「公平地轮流给」，翻译成硬件最自然的载体就是指针，而不是一串 if-else。有人会问纯组合行不行？行，但你要接受代价：输出没寄存，下游时序紧就得补拍；组合环里做轮询，延迟随 N 涨。

再讲个具体的小例子。假设四个请求源，你用 for 循环从 0 扫到 3 找第一个有效的，然后 grant 直接组合输出。仿真没问题，但综合出来是一条四级串行选择的路径，N 变成 32 就是三十二级。换成指针方案，你只需要比较「当前请求里，指针之后第一个非零位在哪」，逻辑深度和 N 的关系会缓和很多。

还有个坑是位宽。N 个请求源，指针宽度应该是 clog2(N)，写死成 4 或者 8 在参数化那项会扣分。溢出的处理也要想清楚，指针加到 N-1 之后回绕到 0，别让它溢出到越界。

最后提醒一句，别用状态机加计数器硬凑。指针寄存器本身就是状态，多加一层只会让阅卷人觉得你没抓到本质。你练的时候有没有试过把 N 改成 8 或 16 再综合一遍看报告？

先说一个容易忽略的前提：笔试判低分，往往不是因为你写错了，而是因为你的代码看不出「你知道自己在写硬件」。功能仿真过只是证明逻辑对，但阅卷人还要从代码里判断你懂不懂综合、懂不懂时序。轮询仲裁器这道题，本质上考的是你有没有把「公平轮流」这个语义翻译成硬件里最自然的结构。

硬件里最自然的载体是什么？是一个记住「上次给到谁」的指针。指针就是状态，不需要再额外套一层状态机加计数器——那样反而暴露你对状态的定义没想清楚。纯组合逻辑能不能做轮询？能，用 for 循环从指针位置往后扫，找第一个有效的请求。但你要接受两个代价：一是输出没有寄存，grant 是组合出来的，下游时序紧就得自己补一拍；二是这条选择路径的长度会随请求数 N 增长，N 小的时候看不出来，N 一大就成了串行优先级链。

比较稳的三段式骨架是：一个指针寄存器记住上次授权的下一位，一段组合逻辑根据 req 和指针算出本轮该给谁，一个时序块在时钟沿更新指针。这样输出天然对齐时钟，路径深度也相对可控。注意几个细节：复位后指针指向 0 号；全零请求时指针保持不动，别让它乱跳；指针宽度应该是 clog2(N) 而不是写死，参数化用 parameter N 会让代码显得能复用；别在 always 块里漏分支导致 latch。

如果你现在还在校招准备阶段，建议把这类题当成一个模板去练：仲裁器、FIFO、分频、边沿检测，每类都写出一个可综合、参数化、带复位和边界处理的版本，然后自己用综合工具跑一遍看有没有 latch 和长路径。这样比刷一百道只过仿真的题有用得多。你平时是用仿真波形验证，还是会顺手跑一下综合报告？

最后补一句判断依据：阅卷表通常分功能正确、可综合无 latch、时序风格、参数化与可复用性、边界与复位处理几块。功能只占一块，所以「功能对了却低分」这件事其实很正常——你只拿到了一部分分。

先说个容易被忽略的点：笔试里这道题，阅卷人不是看你「会不会写仲裁器」，是看你「会不会用 Verilog 描述硬件」。功能仿真过只能说明逻辑对，但评分表里功能往往只占一小格，剩下的看代码骨架。

轮询仲裁器最自然的硬件结构，其实就一个东西：记住「上次授权到哪」的指针寄存器。有了它，下一次从指针后面开始找第一个有效请求就行。很多人第一反应是「状态机加计数器」，觉得这样才正式，其实反而暴露没想清楚——指针本身就是状态，再套一层状态机纯属多余，还容易写出综合工具看不懂的东西。

真正掉分的地方往往不在主逻辑，而在几个边角：

一是输出没寄存。grant 直接组合出来，下游时序紧就得自己补拍，阅卷人一看就知道你没把它当硬件看。稳妥做法是组合选路、时序寄存输出，或者至少说明延迟。

二是漏分支出 latch。always 块里 if 没配 else、case 没写 default，综合报告里一堆 latch inferred，可综合性这一项直接掉档。

三是参数化。N 写死成 4，和写成 parameter 再配 clog2，给的分完全不一样。指针位宽也是同理，写死 8 位在 N 小的时候看不出问题，N 一变就露怯。

四是复位和全零请求。复位后指针指向 0 号，全零请求时指针保持不动，这两条边界不写清楚，阅卷人会觉得你没考虑实际工况。

顺带提一句风险：纯组合加 for 循环也不是不能用，N 小的时候仿真一样漂亮，但路径长度随 N 线性涨，N 一大时序就崩，而且这种写法在综合报告里很难看。所以我的建议是，练习时直接按参数化、时序输出的骨架写，别图省事。

你现在是纯手写练，还是拿工具跑过综合报告看 latch 和路径？