研一新生，导师给的课题是FPGA做稀疏卷积神经网络加速，让先复现一篇ISCA论文。组里之前都是做通信的，没人碰过HLS和AI加速。现在纠结是先用Vitis HLS快速搭原型验证算法，还是直接写Verilog RTL保证性能。时间只有一年就要投论文，哪条路更稳？
3 个回答
先花两周把Vitis HLS跑通，用一个小卷积层把算法流程验证一遍，再决定要不要往RTL下沉。研一一年投论文，原型跑得动、数据能出图比一开始就抠时序重要。组里没人做过，别硬啃RTL，容易卡死在调试上。你手上那篇ISCA论文的稀疏结构是结构化剪枝还是非结构化？这个直接决定后面要不要自己写索引逻辑。
先HLS，别犹豫。通信组没HLS积累，直接上RTL大概率一年都卡在握手和时序上。用Vitis HLS两周把稀疏卷积的数据流跑通出图，论文的idea能不能work先验证，性能不够再往下沉。你复现那篇的稀疏是哪种粒度？这决定你要不要自己写索引。
个人建议：先别把HLS和RTL当成二选一，它们在你这一年的节奏里其实有先后。研一+一年投稿，最怕的是idea还没验证就陷进RTL调试。HLS的价值在于让你两周内把稀疏卷积的算法流程和稀疏索引逻辑跑通、出图、能对比精度，这时候你才能判断论文里那套稀疏结构在你的数据上成不成立。等原型稳了，把关键算子下沉到RTL，性能才有的放矢。常见的坑是：组里没人做过HLS，你一个人边学Vitis边啃论文，容易在接口和pipeline上反复返工，所以先找现成的HLS稀疏GEMM或卷积例子改，别从零写。时间分配上，前两三个月HLS原型，中间验证和调优，最后再考虑RTL替代。你导师对复现精度和性能的底线是什么？这决定你什么时候必须往下沉。
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