2026年FPGA校招笔试突然考「用Verilog写一个支持乱序完成的AXI4-Stream仲裁器」，没做过总线的应届生该怎么拆题才不空着？

先说结论：这种题不是考你背没背过AXI-Stream协议，是考你能不能把一个模糊需求拆成能写出来的硬件模块。没做过总线的人，最容易犯的错是上来就想把整个仲裁器写完，写到一半发现valid和ready互相依赖，卡死在那儿交白卷。正确的拆法是先分层，再抓握手，最后补轮询。

第一步，把题目里的三个词翻译成人话。AXI-Stream的握手只有一句话：valid由发送方拉高表示我有数据，ready由接收方拉高表示我能收，两者同时为高的那个时钟沿数据才算真正传过去。反压就是ready为低时valid必须保持住、数据也不能变，直到对方能收。你先把这一条吃透，比背十页协议有用。

第二步，画一张数据流图：三个master各自有一个valid和数据，slave只有一个ready回来。那仲裁器要干的事就是决定这一刻让谁的数据接到slave上，然后把slave的ready只回给被选中的那个master。没被选中的master，它的valid不能丢，要等下一轮。这里就是得分点：你能不能想到用一个「当前授权」寄存器grant，而不是用组合逻辑直接连。

第三步才是round-robin。别一上来写复杂指针，先用一个2位计数器记「上次服务到谁」，每次传输完成后指向下一个。三个master就循环0-1-2-0。如果某个master当前没valid，就跳过它看下一个，但要注意别在一个周期里无限跳，可以写成组合的优先级查找，也可以一个周期跳一步，看题目对吞吐的要求。

状态机其实不用太复杂，两三个状态就够：IDLE选人，TRANSFER等握手，DONE更新指针。真正难的是反压时的保持逻辑，这部分建议单独写一段注释说明你的设计意图，阅卷老师看的就是你有没有意识到valid不能中途撤销。

最后，哪怕时间不够，也一定要把模块端口、参数、握手注释和grant寄存器的框架写出来。空着是零分，写出端口和一段带注释的always块，通常就能拿到基础步骤分。你平时写UART时处理过start/stop位的时序吗？那个经验其实能迁移过来。

先别急着画状态机，也别急着抠AXI-Stream协议细节。这道题真正的第一步，是把「三个master抢一个slave」这件事翻译成一句你能写进代码的话：任意时刻只允许一个master的数据出现在slave的valid上，谁被选中谁才有资格拉高valid，其他两个必须把valid压住。把这句话写出来，题目就从「总线」变成了「选择器加握手」，难度立刻降一档。

为什么很多人一上手就卡死？因为他们把valid和ready当成两个独立信号去分别设计，写着写着发现组合逻辑绕回来了。其实握手只有一条铁律：valid由发送方自己产生，ready由接收方自己产生，两者不能互相组合依赖，否则就是组合环。你写仲裁器时，master的valid是输入，slave的ready是输入，你输出的grant是纯组合或时序逻辑，只要保证grant不反过来去影响输入的valid和ready，环就不存在。

拆题顺序我建议这样走。第一层先做「静态选择」：用最简单的固定优先级，谁编号小谁上，把三个master的valid和data用一个case或者与或门选到slave那一侧，先让波形能跑起来，这一步就能拿「理解多路选择」的分。第二层加握手：被选中的那个master，它的valid直接接到slave的valid；slave的ready回来之后，只有当前grant对应的master能收到ready，其他两个的ready给0。这一步做完，反压就成立了——slave不ready，被选中的master自己会保持valid和数据不变，因为它本来就是个符合协议的发送方。第三层才上round-robin：用一个指针记录上次服务过谁，每完成一次传输（valid和ready同时为高的那个沿）就把指针挪到下一个有请求的master。注意指针更新要放在时钟沿里，别写成组合。

「不丢包」这个要求其实是送分点，也是很多人忽略的扣分点。乱序完成意味着三个master的响应可以不同时回来，但你的仲裁器必须保证：一旦某个master的传输被grant且完成了握手，它的这一拍数据不能因为指针切换而丢掉。做法很简单，grant的切换只发生在握手成功之后，绝不在传输中途改主意。把这条写进注释，阅卷老师一眼就知道你懂。

至于乱序完成，别被这个词吓到。它考的不是让你实现一个乱序重排缓冲，而是考你「不同master的完成时刻可以不一样，仲裁器不能假设它们同步」。你只要不在代码里写「等三个都完成再一起走」这种同步假设，就已经满足要求了。

时间不够的话，优先级是：先写出能编译的顶层端口和参数，再把固定优先级选择器写对，最后才碰round-robin。哪怕轮询没写完，前面两层拿到的步骤分也远多于空着。你平时写UART和SPI其实已经练过握手了，SPI的片选和时钟极性本质上也是「谁被选中谁说话」，把那个直觉搬过来就行。要不要我再帮你把round-robin指针那几行具体怎么写展开一下？

我当年第一次见这种题也懵，后来发现它跟SPI选片选是同一个思路，只是信号名字吓人。给你一条能落地的路子：先写端口，三个master各一组valid和data，slave一组ready和data，再加一个时钟复位。端口写出来其实就赢了一半，因为阅卷能看到你至少理解了这个模块的边界在哪。

接着别想轮询，先用固定优先级把数据通路打通。被grant的那个master，valid直接送给slave，data也是；slave的ready只回给被grant的那个，另外两个给零。这一步做完，反压是自动成立的，因为master看到ready为零自己会保持数据，你不需要额外写什么保持逻辑。

然后加轮询。核心就一个寄存器指针，握手成功那一拍把它指向下一个有请求的master。注意是握手成功才动，不是grant拉高就动，这是最容易写错的地方。

乱序完成不用专门实现，你只要别写「等三个都回来」的同步逻辑就行。写多少拿多少分，端口加固定优先级已经能救回不少。你现在是卡在端口不会写，还是握手时序理不清？

先给你吃颗定心丸：这题空着才是真亏，因为它的得分点是分层的，你写到哪层都有分。我按阅卷视角给你排个优先级。nn第一层，端口和模块边界。三个master各一组valid和data，slave一组ready和data，再加clk和rst。光把端口写全，老师就知道你至少知道axi-stream是「一主一从、单向数据加握手」这套结构。nn第二层，单路直通。别一上来就轮询，先假设只有master0永远被授权，把它的valid和data直接接到slave，slave的ready也直接回给它。这一层代码不到十行，但它证明你懂握手不靠状态机也能成立。nn第三层，反压。这是很多人翻车的地方。你要明白：ready为低时，valid和data必须保持住不能变，这是发送方的义务，不是仲裁器的义务。所以仲裁器不需要写什么「保持数据」的逻辑，你只要保证授权不变，master自己会稳住。想通这点，组合环的坑就绕开了。nn第四层，round-robin。一个指针寄存器，握手成功的那个时钟沿指向下一个有请求的master。注意是握手成功才动，不是grant拉高就动，这是最经典的扣分点。nn风险提示：如果你时间只够写两层，就把第三层的注释写清楚，说明你理解反压的语义。阅卷老师看到注释也会给分。nn你现在的Verilog大概写到什么程度了，是能独立写状态机，还是基本靠抄模板？

先说个容易被忽略的点：题目里那句「支持乱序完成」很可能是个烟雾弹，或者说是出题人故意设的陷阱词。AXI4-Stream本身是单向数据流，没有ID、没有outstanding、没有response通道，严格意义上它压根不存在「乱序完成」的概念——真正能乱序的是AXI4的读写通道，靠AWID/ARID/BID/RID来匹配。所以出题人要么是想看你敢不敢质疑题面，要么是把它当成「多个master的数据可以交替穿插下发，不必等一个master全发完」这种松散说法。你答题时可以在注释里写一句：本设计按流式语义实现，不做事务级乱序重排，只保证同一master内部数据保序。这句话本身就是个加分点，阅卷老师一看就知道你分得清AXI4和AXI4-Stream。

另一个风险是丢包。很多人写轮询时只盯着grant怎么切换，却忘了切换的时机必须是握手成功那一拍（valid和ready同时为高），而不是grant拉高就切。如果你在grant一变就切指针，前一个master的数据还没被slave接收就被踢走了，那就是实打实的丢包。所以指针更新条件写成valid && ready && (当前grant的master)，这一条几乎决定了你能不能拿「不丢包」那部分分。

至于先画状态机还是先理依赖，我的建议是都别急，先在纸上画三个master的valid怎么汇聚到一根线上、slave的ready怎么分发回三路，把这张图理顺了你根本不需要复杂状态机，一个grant寄存器加一个指针就够了。你是打算用固定优先级先保底、再补轮询，还是一开始就想上round-robin？

先给你一个能立刻动手的拆法：把「仲裁」和「数据通路」当成两件事写，别混在一个 always 里。

数据通路部分其实没难度，就是一个三选一的多路选择器：slave 的 valid 和 data 从三个 master 里挑一路接过去，slave 的 ready 只回给被选中的那一路，另外两路 ready 直接给 0。这一步写完，你就已经拿到了「反压正确」的分，因为没被选中的 master 看到 ready 为 0 会自己保持数据，被选中的那路 ready 直通，天然满足握手要求，你一行保持逻辑都不用写。

仲裁部分就是一个两位的指针寄存器外加一段组合逻辑：扫描三个请求，找到指针后面第一个 valid 为高的 master 就 grant 给它。关键是这个指针什么时候动——必须是握手成功那一拍（valid 和 ready 同时为高）才动，不是 grant 拉高就动。这条写错，基本就是丢包题的经典扣分点。

风险提醒一下：很多人栽在「组合环」上。你如果拿 grant 去参与生成 valid，又拿 valid 去生成 grant，综合工具直接报环。记住 grant 只由输入的 valid 和当前指针决定，输出 valid 是从 master 那边直接选过来的，不要自己造。

替代做法也有，比如你可以给每个 master 加一级 skid buffer 做寄存输出，时序更好，但笔试通常不要求，别给自己加复杂度。先把能跑的组合版写出来，注释里写清楚你的取舍，阅卷老师是看得懂的。

你手头有仿真环境能跑一下这版吗？能跑一遍波形，比盯着代码看有效十倍。

我换个角度讲，假设你现在只剩二十分钟，怎么把这题从零分拉到及格。

先想清楚一件事：这题之所以让没碰过总线的人卡住，不是因为它难，是因为它把「协议」和「逻辑」捆在一起吓人。你把协议那层剥掉，剩下的就是「三个请求源抢一个出口，抢到的人传数据，传完换下一个」。这不就是你写过的 SPI 片选、或者多路 ADC 采样轮询吗？本质一模一样，只是信号叫 valid 和 ready。

那为什么有人明明懂轮询还是写不出来？因为他们想一步到位，一边写轮询一边抠握手时序，脑子同时装两件事就乱了。正确的顺序是先让单路能通，再让三路能切，最后让切换正确。

单路能通是什么意思？就是你先假装只有 master0，把它的 valid 和 data 直接连到 slave，slave 的 ready 直接回给它。这段代码不到十行，但它逼你确认一件事：握手不需要状态机，valid 由发送方产生，ready 由接收方产生，两者同时为高的那个时钟沿数据才算传过去。这个认知一旦建立，后面全顺了。

三路能切呢？加指针，扫描请求，选一路。这时候你会自然遇到一个问题：如果被选中的那路突然 valid 掉了怎么办？答案是它不会突然掉——只要 ready 没拉高，发送方有义务保持 valid 和 data 不变。这就是反压的意义，也是为什么仲裁器不用管数据保持。

切换正确是最后一步，也是最容易扣分的一步。指针必须在握手成功那一拍更新，不能在 grant 拉高时更新。你想一下，grant 拉高但 ready 是低的，数据根本没传出去，这时候换人，原来那路的数据就被吞了，这就是丢包。

至于题目里那句「乱序完成」，我个人建议你在注释里主动澄清一下：AXI4-Stream 是单向流，没有 ID 和 response 通道，严格说不存在事务级乱序，本设计保证的是同一 master 内部保序、多 master 之间公平轮询。敢写这句话，反而说明你分得清 AXI4 和 AXI4-Stream，是加分项。

最后给你一个学习路径的建议：这题吃透之后，去把 AXI4 的读写通道和 ID 机制看一遍，你就会明白为什么真正的乱序需要 ID 匹配。从 Stream 入门总线，是很划算的路线。

先说个反直觉的：这道题里「乱序完成」这四个字，大概率不是让你真去实现乱序重排，而是出题人塞进来试探你分不分得清 AXI4 和 AXI4-Stream。AXI4-Stream 是单向流，没有 ID、没有 B 通道、没有 response，严格讲根本不存在事务级的乱序完成。你只要在注释里写一句「本设计按流式语义实现，同一 master 内部保序，不做事务级重排」，懂行的阅卷人立刻知道你概念是清的，这本身就是分。

那真正要写的东西是什么？就是三个 master 抢一个出口，抢到的人把 valid 和 data 接过去，slave 的 ready 只回给抢到的那一路。你先别想轮询，先用固定优先级把这条路打通：grant0 恒高，master0 的 valid、data 直连 slave，slave 的 ready 直回 master0，另外两路 ready 给 0。这段不到十行，但它证明你懂握手可以不靠状态机成立。

然后加轮询，核心只有一个指针寄存器，握手成功那一拍（valid 和 ready 同时为高）才跳到下一个有请求的 master。这里有个常见坑：很多人 grant 一拉高就动指针，结果数据还没传完就切走了，直接丢包。记住是「成交那一拍」才动。

至于你说的先画状态机还是先理 valid/ready 依赖——理依赖优先。状态机是后面为了轮询和切换干净才引入的，一上来就画 FSM 容易把自己绕进去。个人感觉，按「端口 → 单路直通 → 三路选择 → 指针轮询 → 反压保持」这个顺序写，写到哪层都有步骤分，空着才是真亏。你平时写 SPI 片选其实就是多路选择的思路，只是信号换了个名字而已。要不要我帮你把那个指针跳转的边界情况再过一遍？